JPS6282823A - 符号変換回路 - Google Patents
符号変換回路Info
- Publication number
- JPS6282823A JPS6282823A JP22526485A JP22526485A JPS6282823A JP S6282823 A JPS6282823 A JP S6282823A JP 22526485 A JP22526485 A JP 22526485A JP 22526485 A JP22526485 A JP 22526485A JP S6282823 A JPS6282823 A JP S6282823A
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- Japan
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は符号変換回路に関し、特にＡＭ Ｉ （Ａ １
ｔｅｒ−ｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ ）
符号を２値打号に変換する符号変換回路の改良に関する
。
ｔｅｒ−ｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ ）
符号を２値打号に変換する符号変換回路の改良に関する
。
従来、この種の符号変換回路においては＠ ＋ １ ａ
。
。
ＩＯ“およびＩｌｌｏの３値を有するＡＭＩ符号化され
た信号を、正値である第１の基準値ならびに負値である
第２の基準値のそれぞれと比較して、これらの比較結果
によって所望の２値打号化された信号を得ている。第３
図に示されるのは従来の符号変換回路の一例を示すブロ
ック図で、端子５５から入力される３値侶号１１１は比
較器９および１０に入力され、端子５３および５４から
入力される第１および第２の基準値１１２および１１３
は、それぞれ比較器９および１０に入力される。
た信号を、正値である第１の基準値ならびに負値である
第２の基準値のそれぞれと比較して、これらの比較結果
によって所望の２値打号化された信号を得ている。第３
図に示されるのは従来の符号変換回路の一例を示すブロ
ック図で、端子５５から入力される３値侶号１１１は比
較器９および１０に入力され、端子５３および５４から
入力される第１および第２の基準値１１２および１１３
は、それぞれ比較器９および１０に入力される。
第４図ｆａ） 、 （ｂ） 、 （ｃ）および（ｄ）に
示されるように、比較器９に入力される３値信号１１１
および第１の基葦値１１２に対応して、比較器９からは
レベル識別信号１１４が検出され、同様に３値信号１１
１および第２の基準値１１３の入力に対応して、比較器
１０からはレベル識別信号１１５が検出され、これらの
レベル識別信号がＯＲ回路１１において論理加算されて
、所定の２値信号１１６が端子５６を介して出力される
。
示されるように、比較器９に入力される３値信号１１１
および第１の基葦値１１２に対応して、比較器９からは
レベル識別信号１１４が検出され、同様に３値信号１１
１および第２の基準値１１３の入力に対応して、比較器
１０からはレベル識別信号１１５が検出され、これらの
レベル識別信号がＯＲ回路１１において論理加算されて
、所定の２値信号１１６が端子５６を介して出力される
。
上述した従来の符号変換回路においては、比較回路９お
よび１０から出力されるレベル識別信号１１４および１
１５の論理和によシ所定の２値信号１１６を得ている。
よび１０から出力されるレベル識別信号１１４および１
１５の論理和によシ所定の２値信号１１６を得ている。
仮に、端子５５から入力される３値信号１１１に雑音等
が介在している場合には、３値信号１１１の入力波形が
乱されるために、比較器９および１０におけるレベル検
出機能が阻害され、ひいては当該符号変換回路の符号変
換機能に影響を及ぼすことにもなシかねない。第５図ｆ
ａ） 、 （ｂ） 、 （ｃ）および（ｄ）に示される
のは、３値信号１１１に重畳される雑音信号により、Ｏ
Ｒ回路１１から出力される２値信号１１６に符号誤りが
生起する状態を示しておシ、３値信号１１１と第１およ
び第２の基準値１１２および１１３とのレベル比較時に
、雑音によシレベル識別信′＋５１１４および１１５に
付随して不快信号が発生し、この不要信号により、ＯＲ
回路１１かも出力される２値信号１１６に符号誤シが生
じることが分る。すなわち、従沫、の符づ変捗回路には
、入力される３値信号に靴部等が介在している場合に、
出力される２値信号に符号誤υを生起し易いという欠点
がある。
が介在している場合には、３値信号１１１の入力波形が
乱されるために、比較器９および１０におけるレベル検
出機能が阻害され、ひいては当該符号変換回路の符号変
換機能に影響を及ぼすことにもなシかねない。第５図ｆ
ａ） 、 （ｂ） 、 （ｃ）および（ｄ）に示される
のは、３値信号１１１に重畳される雑音信号により、Ｏ
Ｒ回路１１から出力される２値信号１１６に符号誤りが
生起する状態を示しておシ、３値信号１１１と第１およ
び第２の基準値１１２および１１３とのレベル比較時に
、雑音によシレベル識別信′＋５１１４および１１５に
付随して不快信号が発生し、この不要信号により、ＯＲ
回路１１かも出力される２値信号１１６に符号誤シが生
じることが分る。すなわち、従沫、の符づ変捗回路には
、入力される３値信号に靴部等が介在している場合に、
出力される２値信号に符号誤υを生起し易いという欠点
がある。
上記の問題点を解決するために、本発明の杓号変換回路
は、３値信号を２値信号に変換する符号変換回路におい
て、前記３値信号のレベル値識別のための第１および第
２の基準値を発生する手段と、前記３値信号と前記第１
および第２の基準値との相互のレベル値をそれぞれ個別
に比較する第１および第２の比較手段と、前記第１およ
び第２の比較手段から出力される第１および第２のレベ
ル識別信号を入力して、第１のレベル識別信号から所定
のレベル信号が検出されるタイミングにおいては第２の
レベル識別信号からのレベル検出を禁止し、第２のレベ
ル識別信号から所定のレベル信号が検出されるタイミン
グにおいては第１のレベル識別信号からのレベル検出を
禁止して、前記第１および第２のレベル識別信号から交
互に検出されるレベル信号より所定の２値信号を生成す
るレベル検出手段と、を備えている。
は、３値信号を２値信号に変換する符号変換回路におい
て、前記３値信号のレベル値識別のための第１および第
２の基準値を発生する手段と、前記３値信号と前記第１
および第２の基準値との相互のレベル値をそれぞれ個別
に比較する第１および第２の比較手段と、前記第１およ
び第２の比較手段から出力される第１および第２のレベ
ル識別信号を入力して、第１のレベル識別信号から所定
のレベル信号が検出されるタイミングにおいては第２の
レベル識別信号からのレベル検出を禁止し、第２のレベ
ル識別信号から所定のレベル信号が検出されるタイミン
グにおいては第１のレベル識別信号からのレベル検出を
禁止して、前記第１および第２のレベル識別信号から交
互に検出されるレベル信号より所定の２値信号を生成す
るレベル検出手段と、を備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。第１図に示されるように、本実施例は、基準値発生
回路１と、比較器２および３と、制御回路４、データ記
憶回路５，６およびＯＲ回路７を含むレベル検出回路８
と、を備えている。
る。第１図に示されるように、本実施例は、基準値発生
回路１と、比較器２および３と、制御回路４、データ記
憶回路５，６およびＯＲ回路７を含むレベル検出回路８
と、を備えている。
第１図において、端子５１から入力される３値信号１０
１は、比較器２および３に入力され、基準値発生回路１
から出力される第１および第２の基準値１０２および１
０３もそれぞれ比較器２および３に入力される。比較器
２および３におけるレベル比較作用は前述の従来例の場
合と同様で、それぞれの比較器からは所定のレベル識別
信号１０４および１０５が出力され、レベル検出回路８
に含まれるデータ記憶回路５および６に送られる。今、
端子５１から入力される３値信号１０１に雑音が介在し
ておシ、比較器２および３におけるレベル識別作用に障
害が生起する場合を考える。第２図（ａ） 、 ｆｂ）
、 （ｃ）および（ｄ）に示されるように、第２図（
ａｌの３値信号１０１に対して、比較器２からは第２図
（ｂｌに示されるレベル識別信号１０４が出力され、比
較器３からは第２図（Ｃ）に示されるレベル識別信号１
０５が出力される。明らかに、レベル識別信号１０４お
よび１０５には、それぞれ不要信号が付随している。
１は、比較器２および３に入力され、基準値発生回路１
から出力される第１および第２の基準値１０２および１
０３もそれぞれ比較器２および３に入力される。比較器
２および３におけるレベル比較作用は前述の従来例の場
合と同様で、それぞれの比較器からは所定のレベル識別
信号１０４および１０５が出力され、レベル検出回路８
に含まれるデータ記憶回路５および６に送られる。今、
端子５１から入力される３値信号１０１に雑音が介在し
ておシ、比較器２および３におけるレベル識別作用に障
害が生起する場合を考える。第２図（ａ） 、 ｆｂ）
、 （ｃ）および（ｄ）に示されるように、第２図（
ａｌの３値信号１０１に対して、比較器２からは第２図
（ｂｌに示されるレベル識別信号１０４が出力され、比
較器３からは第２図（Ｃ）に示されるレベル識別信号１
０５が出力される。明らかに、レベル識別信号１０４お
よび１０５には、それぞれ不要信号が付随している。
第２図（ｂ）およびｆｃｌに示されるレベル識別信号１
０４および１０５は、前述のようにデータ記憶回路５お
よび６に入力されるが、これらのデータ記憶回路には、
制御回路４からそれぞれ所定の制御信号１０８および１
０９も入力される。今、データ記憶回路５から出力され
るレベル信号１０６が’ＨＩ（）Ｈ”から”ＬＯＷ’に
変化し、データ記憶回路５を介しての”）ｉＩＧＨ”レ
ベルのレベル検出が終了する時点においては、制御回路
４に対する入力も’ＨＩＧ）ｉ”カラ“ＬＯＷ”に変化
し、この結果データ記憶回路５に対する制御信号１０８
は”ＨＩＧＨ′から°ＬＯＷ“に変化し、データ記憶回
路６に対する制御信号１０９は”ＬＯＷ”から’ＨＩＧ
Ｈ”に変る。また、データ記憶回路６から出力されるレ
ベル信号１０７が’）ｉＩＧｌ−１”から’ＬＯＷ”に
変化し、データ記憶回路６を介しての”ＨＩＧＨ”レベ
ルのレベル検出が終了する時点においては、制御回路４
に対する入力も’ＨＩＧＨ＠から＠ＬＯＷ’に変化し、
この結果データ記憶回路５に対する制御信号１０８け”
ＬＯＷ＠から“ＨＩ ＧＨ”に変化し、データ記憶回路
６に対する制御信号１０９は”ＨＩＧＨ’から”ＬＯＷ
’に変る。
０４および１０５は、前述のようにデータ記憶回路５お
よび６に入力されるが、これらのデータ記憶回路には、
制御回路４からそれぞれ所定の制御信号１０８および１
０９も入力される。今、データ記憶回路５から出力され
るレベル信号１０６が’ＨＩ（）Ｈ”から”ＬＯＷ’に
変化し、データ記憶回路５を介しての”）ｉＩＧＨ”レ
ベルのレベル検出が終了する時点においては、制御回路
４に対する入力も’ＨＩＧ）ｉ”カラ“ＬＯＷ”に変化
し、この結果データ記憶回路５に対する制御信号１０８
は”ＨＩＧＨ′から°ＬＯＷ“に変化し、データ記憶回
路６に対する制御信号１０９は”ＬＯＷ”から’ＨＩＧ
Ｈ”に変る。また、データ記憶回路６から出力されるレ
ベル信号１０７が’）ｉＩＧｌ−１”から’ＬＯＷ”に
変化し、データ記憶回路６を介しての”ＨＩＧＨ”レベ
ルのレベル検出が終了する時点においては、制御回路４
に対する入力も’ＨＩＧＨ＠から＠ＬＯＷ’に変化し、
この結果データ記憶回路５に対する制御信号１０８け”
ＬＯＷ＠から“ＨＩ ＧＨ”に変化し、データ記憶回路
６に対する制御信号１０９は”ＨＩＧＨ’から”ＬＯＷ
’に変る。
データ記憶回路５においては、比較器２から送られてく
るレベル識別信号１０４と、制御回路４〃ｉら入力され
る制御信号１０８とに対応して、制御信号１０８が”Ｈ
ＩＧＨ’レベルであるタイミングにおいてのみ、レベル
識別信号１０４に対応するレベルら号が、レベル信号１
０６として出力される。同様に、データ記憶回路６にお
いでは、制御回路４から入力される制御信号１０９がｔ
−１１０Ｈ。
るレベル識別信号１０４と、制御回路４〃ｉら入力され
る制御信号１０８とに対応して、制御信号１０８が”Ｈ
ＩＧＨ’レベルであるタイミングにおいてのみ、レベル
識別信号１０４に対応するレベルら号が、レベル信号１
０６として出力される。同様に、データ記憶回路６にお
いでは、制御回路４から入力される制御信号１０９がｔ
−１１０Ｈ。
レベルであるタイミングにおいてのみ、レベル識別信号
１０５に対応するレベル信号が、レベル信号１０７とし
て出力される。また、制御回路４〃）ら出力される制御
信号１０８または１０９が”ＬＯＷ“レベルである時に
は、対応するデータ記憶回路５または６から出力される
レベル信号−１０６または１０７も、それぞれ”ＬＯＷ
’レベルとなる。従って、データ記憶回路５において、
’）ｉＩＧＨ”レベルのレベル信号１０６が検出されて
レベル信号１０６が＠ＬＯＷ°レベルに転移すると、上
述の制御回路４による制御作用を介して、データ記憶回
路５を介するレベル信号出力機能は禁止され、代りにレ
ベル出力機能はデータ記憶回路６の側に移行される。こ
のレベル出力機能の移行にともない、第２図（ｂ）に示
されるレベル識別信号１０４に付随する不、要信号もカ
ットされ、データ記憶回路５から出力されることはない
。同様に、第２図ｔｃ＋に示される比較器３から出力さ
れるレベル識別信号１０５に雑音が介在している場合に
おいても、不要信号は除去されてデータ記憶回路６から
は出力されない。従って、Ｏ′Ｂ−回路７においては、
不要信号による符号ｍＤの全く排除されたレベル信号１
０６および１０７による論理加算作用を介して、第２図
ｆｄ）に示されるような２値信号１１０が生成され、端
子５２を介して出力される。
１０５に対応するレベル信号が、レベル信号１０７とし
て出力される。また、制御回路４〃）ら出力される制御
信号１０８または１０９が”ＬＯＷ“レベルである時に
は、対応するデータ記憶回路５または６から出力される
レベル信号−１０６または１０７も、それぞれ”ＬＯＷ
’レベルとなる。従って、データ記憶回路５において、
’）ｉＩＧＨ”レベルのレベル信号１０６が検出されて
レベル信号１０６が＠ＬＯＷ°レベルに転移すると、上
述の制御回路４による制御作用を介して、データ記憶回
路５を介するレベル信号出力機能は禁止され、代りにレ
ベル出力機能はデータ記憶回路６の側に移行される。こ
のレベル出力機能の移行にともない、第２図（ｂ）に示
されるレベル識別信号１０４に付随する不、要信号もカ
ットされ、データ記憶回路５から出力されることはない
。同様に、第２図ｔｃ＋に示される比較器３から出力さ
れるレベル識別信号１０５に雑音が介在している場合に
おいても、不要信号は除去されてデータ記憶回路６から
は出力されない。従って、Ｏ′Ｂ−回路７においては、
不要信号による符号ｍＤの全く排除されたレベル信号１
０６および１０７による論理加算作用を介して、第２図
ｆｄ）に示されるような２値信号１１０が生成され、端
子５２を介して出力される。
以上説明したように、本発明は、第１および第２の二つ
の比較器から出力される第１および第２のレベル識別信
号からのレベル検出に肖り、第１のレベル識別信号から
所定のレベル信号が検出されるタイミングにおいては第
２のレベル種別信号からのレベル検出が禁止され、第２
のレベル識別信号から所定のレベル信号が検出される夕
・イミングにおいては第１のレベル識別信号からのレベ
ル検出が禁止されるように制御することにより、ＡＭ
Ｉ符号化方式による３値信号に雑音等が介在する事態に
おいても、出力される２値信号における符号誤りを全く
排除することができるという効果がある。
の比較器から出力される第１および第２のレベル識別信
号からのレベル検出に肖り、第１のレベル識別信号から
所定のレベル信号が検出されるタイミングにおいては第
２のレベル種別信号からのレベル検出が禁止され、第２
のレベル識別信号から所定のレベル信号が検出される夕
・イミングにおいては第１のレベル識別信号からのレベ
ル検出が禁止されるように制御することにより、ＡＭ
Ｉ符号化方式による３値信号に雑音等が介在する事態に
おいても、出力される２値信号における符号誤りを全く
排除することができるという効果がある。
第１図は本発明の一実施例の要部を示すブロック図、第
２図＋ａ） 、 （ｂ） 、 （Ｃ）および（ｄ）は、
本発明の動作説明用信号波形図、第３図は従来例の符号
変換回路の要部を示すブロック図、第４図（ａ） 、
ｆｂ） 、 （ｃ）および（ｄ）および第５図（ａ）
、 （ｂｌ 、 （Ｃ）およびｆｄｌは、従来例の符号
変換回路の動作説明用信号波形図である。 図において、１・・・・・・基準値発生回路、２，３，
９゜１０・・・・・・比較回路、４・・・・・・制御回
路、５，６・・・・・・データ記憶回路、７．１１・・
・・・・ＯＲ回路、８・・・・・・レベル検出回路。 代理人 弁理士 内 原 皿 °″゛ゝ・°・’
、、、：、ｉ’−１，゛ 第 ３ 図
２図＋ａ） 、 （ｂ） 、 （Ｃ）および（ｄ）は、
本発明の動作説明用信号波形図、第３図は従来例の符号
変換回路の要部を示すブロック図、第４図（ａ） 、
ｆｂ） 、 （ｃ）および（ｄ）および第５図（ａ）
、 （ｂｌ 、 （Ｃ）およびｆｄｌは、従来例の符号
変換回路の動作説明用信号波形図である。 図において、１・・・・・・基準値発生回路、２，３，
９゜１０・・・・・・比較回路、４・・・・・・制御回
路、５，６・・・・・・データ記憶回路、７．１１・・
・・・・ＯＲ回路、８・・・・・・レベル検出回路。 代理人 弁理士 内 原 皿 °″゛ゝ・°・’
、、、：、ｉ’−１，゛ 第 ３ 図
Claims (1)
- ３値信号を２値信号に変換する符号変換回路において、
前記３値信号のレベル値識別のための第１および第２の
基準値を発生する手段と、前記３値信号と前記第１およ
び第２の基準値との相互のレベル値をそれぞれ個別に比
較する第１および第２の比較手段と、前記第１および第
２の比較手段から出力される第１および第２のレベル識
別信号を入力して、第１のレベル識別信号から所定のレ
ベル信号が検出されるタイミングにおいては第２のレベ
ル識別信号からのレベル検出を禁止し、第２のレベル識
別信号から所定のレベル信号が検出されるタイミングに
おいては第１のレベル識別信号からのレベル検出を禁止
して、前記第１および第２のレベル識別信号から交互に
検出されるレベル信号より所定の２値信号を生成するレ
ベル検出手段と、を備えることを特徴とする符号変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526485A JPS6282823A (ja) | 1985-10-08 | 1985-10-08 | 符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526485A JPS6282823A (ja) | 1985-10-08 | 1985-10-08 | 符号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282823A true JPS6282823A (ja) | 1987-04-16 |
Family
ID=16826589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22526485A Pending JPS6282823A (ja) | 1985-10-08 | 1985-10-08 | 符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6282823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198451A (ja) * | 1987-02-13 | 1988-08-17 | Hitachi Ltd | 符号間干渉回避方式 |
| JPH01114240A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | データ受信装置 |
-
1985
- 1985-10-08 JP JP22526485A patent/JPS6282823A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198451A (ja) * | 1987-02-13 | 1988-08-17 | Hitachi Ltd | 符号間干渉回避方式 |
| JPH01114240A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | データ受信装置 |
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