JPS6284362A

JPS6284362A - マイクロプロセツサ

Info

Publication number: JPS6284362A
Application number: JP60222838A
Authority: JP
Inventors: Akira Nomura; 野村　彰; Toshio Jiyufuku; 寿福　利夫; Giichi Mori; 森　義一; Masao Iida; 飯田　政雄
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-10-08
Filing date: 1985-10-08
Publication date: 1987-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はマイクロプロセッサに関し、待て外部からのリ
セット信号とチソゾ間の同期化信号とを同一の入力端子
に入力することが可能なｌチップのマイクロプロセッサ
に関するものである。

（従来の技術）一般にマイクロプロセッサを用いて複雑な処理を行なう
システムでは、マイクロプロセッサを復数個協働させる
とか、マイクロプロセッサと他の周辺ＬＳＩを協働させ
る等のシステム構成がとられる。ここで、１命令を実行
するのに複数のクロックサイクル時間を必要とする多相
クロック型のマイクロプロセッサ同士で信号の受授を行
なうには、各々のマイクロプロセッサの命令実行タイミ
ングを同一にする必要がある。

従来ノマイクロプロセッサでは、同期化信号入力用端子
を有し、マスタープロセッサから送出される同期化信号
によシ各マイクロプロセッサ間の同期をとるか、あるい
は多相クロックをそれぞれ別に設けた端子より入力し、
各マイクロプロセッサ間の同期をとるように構成されて
いた。

ところで、近年のＬＳＩ化技術の進歩はめざましく、１
チツプマイクロプロセツサの集積度も年々高壕り、機能
が向上するとともに、外部入出力信号数が増加している
。しかし、とシ出し得る端子数はチップ周辺長によって
きまるため、端子数の増大にはおのずと制限があり、Ｌ
ＳＩ端子数をいかに少なくするかが、ＬＳＩ設計におけ
る重要な課題どなっている。

（発明が解決しようとする問題点）しかしながら、前記構成のマイクロプロセッサでは、マ
イクロプロセッサ間の同期をとるための信号の入力端子
を独立に設けているので、端子数が増大するという問題
があった。また端子数の増大に伴ってチップ面積が大き
くなりコストアップをまねく等の問題を有していた。

本発明は以上述べた問題点を解決し、リセット信号及び
プロセッサ間の同期化信号の入力端子を共用にしたマイ
クロプロセッサを提供するものである。

（問題点を解決するための手段）本発明は前記問題点を解決するために、複数の端子と、
これらの端子からの入力信号に基づいて演算及び信号処
理を行なう回路を含む内部回路とを備えたマイクロプロ
セッサにおいて、前記複数の端子のうちの１つの端子に
入力され異なる所定の時間幅に設定された複数の入力信
号を該時間幅の大きさに基づいて検出して前記内部回路
の必要な部位へ出力する信号検出手段を設けたものであ
る。

好ましくは、前記信号検出手段が基準クロックと同期を
とるフリップフロッグと、この出力を遅延するＮ段（Ｎ
は１以上の整数）の７リツプフロツプと、該フリップフ
ロッグの初段の入力信号と終段の出力信号との論理積を
とるダートとから構成されるものである。

（作用）本発明によれば以上のようにマイクロプロセッサを構成
したので、技術的手段は次のように作用する。信号検出
手段は１つの端子に入力された複数の入力信号、例えば
リセット信号とチップ間の同期化信号とを各々の時間幅
（・クルス幅）の大きさに基づいてそれぞれ検出して内
部回路の必要な部位へ供給するように働く。従って、リ
セット信号と同期化信号にそれぞれ別々に設けられてい
た入力端子を共用して１つの端子にすることができるの
で、前記従来技術の問題点を解決できるのである。

（実施例）第１図乃至第６図を参照して本発明の詳細な説明する。

第１図は本発明のマイクロプロセッサの一実施例の主要
部を示す構成図であって、マイクロゾロセッサの入力端
子と、通常の演算及び信号処理回路や後述する多相タロ
ツク発生回路等の内部回路との間に設けられた信号検出
回路のブロック図である。同図において、■はリセット
信号（ＲＥＳ）及び同期化信号（ＳＹＮ）を入力する入
力端子、２は基準クロックを入力する入力端子、３は基
準クロ。

りと同期をとるためのフリップフロッグ、４　ａ　ｔ４
ｂはフリップ７ｏツノ３からの信号を遅延する遅延用フ
リップフロップ、５はフリップフロップ３の出力とフリ
ップフロップ４ｂの出力（Ｂ点）との論理積をとる論理
積ダート、６，７はそれぞれリセット信号、同期化信号
を内部回路へ供給する信号線である。

入力端子１には外部より、リセット信号あるいは同期化
信号が入力され、入力端子２には基準クロック信号が入
力される。フリップフロップ３により、リセット信号あ
るいは同期化信号は基準クロックに同期され、この信号
は更にフリップフロッグ４ａ、４ｂにより遅延される。

このフリ、プフロッゾ４ｂの出力信号は信号線６を介し
て内部回路へのリセット信号として、ＬＳＩ内の必要な
部分に供給される。また、論理積ゲート５は遅延用フリ
ップフロッグ４ａの入力信号及び、遅延用フリップフロ
ップ４ｂの出力信号の論理積をとり、その出力信号は信
号線７を介して多相クロック発生回路（後述）の同期化
信号となる。

次に上記信号検出回路の動作を第２図（ａ）　、　（ｂ
）のタイムチャートに従って説明する。ここで、（イ）
は外部よシ与えられる基準クロック、（ロ）は第１図の
入力端子１より人力された信号、ｒつは第１図のＡ点に
おける信号、に）は第１図のＢ点における信号で内部回
路へのリセット信号、（ホ）は論理積ｒ−ト５の出力信
号で同期化信号をそれぞれ示している。

入力端子１への入力信号の時間幅が基準クロックの１周
期分以上で３周期分未満の場合を示したのが第２図（、
）である。入力信号（ロ）はフリップフロップ３で基準
クロックに同期され、（ハ）の信号となる。更にフリッ
プフロップ４ａ、４ｂで遅延され、に）の内部へのリセ
ット信号が得られる。同期化信号（ホ）は（ハ）とに）
の信号の論理積の出力であるため、ここでは変化が生じ
ない。

第２図（ｂ）は入力端子１への入力信号の時間幅が基準
クロックの３周期分以上ある場合を示しておシ、この場
合には、内部回路へのリセット信号に）及び同期化信号
（ホ）の両信号が発生する。すなわち、入力信号（ロ）
の時間幅が基準クロックの３周期分に満たない場合、こ
の信号はリセット信号とみなされ、３周期分以上の時間
幅があれば、これを同期化信号とみなすものである。

ここで、第１図４ａ、４ｂで示す遅延用フリップフロッ
プの数をＮ個（Ｎ＝１，２，３．・・・）と、する場合
、入力端子１に与える信号をリセット信号としたければ
、与える信号の時間幅Ｔｒを次の如く設定すればよい。

ＴｒくＮＸτ　　　　（但し、τは基準クロックの１周
期時間）また入力端子１に与える信号を同期化信号とし
たければ、与える信号の時間幅Ｔｉを次の如く設定すれ
ばよい。

Ｔｆ≧（Ｎ＋ｉ）ｘτ 以上の条件を満たす限シにおいて、任意の時間幅の・内
部回路へのリセット信号、および同期化信号を設定でき
る。

なお、第１表に示すように、入力信号としてリセット信
号を与えた場合の信号検出回路の出力は内部回路へのリ
セット信号のみであるが、入力信号として同期化信号を
与えた場合には、内部回路（多相クロック発生回路）へ
の同期化信号（７ンと共に、内部回路へのリセット信号
（６２も発生するが実用上差し障シがあるものではない
。

次に、信号検出回路で検出された同期化信号を用いて多
相クロックを発生する多相タロツク発生回路を２相クロ
ツク発生回路を例に説明する。

第３図は２相クロツク発生回路の一例を示す回路図、第
４図はその動作を示すタイムチャートである。第３図に
示すように、２相クロツク発生回路はフリップフロップ
１０、インバータ１１．１２及び論理積ゲート１３，１
４から構成される。

インバータ１１を介してフリップフロップ１０のリセッ
ト端子に入力される同期化信号が発生している間（°′
Ｈ”レベル）は、フリップフロップ１０の出力（Ｄ点）
が“Ｌ”レベルとなり、論理積ダート１３．１４の出力
には１相クロ、り（φ１）、２相クロツク（φ２）とも
生じない。同期化信号が“Ｌ”レベルになると、Ｄ点に
は基準クロックの立上シでオン／オフする信号が得られ
るので論理積グー）１３．１４の出力にはφ１．φ２の
クロックが生じる。このタイミングは基準クロ、りと同
期化信号のみによって一意的に定まっているため、複数
のマイクロプロセッサに同一の基準クロックおよび、同
期化信号を与えることにより、複数のマイクロプロセッ
サの命令実行タイミングを一致させることができる。つ
まシ、複数のマイクロプロセッサからなるシステムを統
一的に動作させることが可能となる。

第５図は第１図の信号検出回路の変形例を示す回路図、
第６図はその動作を示すタイムチャートである。第５図
において、第１図と同一の参照符号は同一性のある構成
部分を示す。第５図のものとはリセット信号を取シ出す
部分が相違する。即ち、論理和ｒ−）８を使用して７リ
ツプフロツプ３．４ａ、４ｂの出力（Ａ点、Ｃ点、Ｂ点
）の論理和をとることによりリセット信号を得ている。

第６図のタイムチャートに示すように、リセット信号に
）を長くすることができ、マイクロプロセッサ内の各部
のリセット化を容易にすることができる。

（発明の効果）以上説明したように、本発明のごとく、入力信号の時間
幅によシ、その信号が例えばリセット信号かあるいは同
期化信号であるかを検出する信号検出手段を設けること
により、入力端子を共用することができる。１チツプマ
イクロプロセツサのように高集積化されたＬＳＩにおい
ては、チップ面積に対して端子数が多くなりがちで、端
子数を減少させることが重要な課題である。すなわち、
とり出せる端子数はチ、／ｆ周辺長によるため、１ビン
でも端子数を減少すれば、それは端子数確保の為の余分
なチップ面積を減少し、１枚のウェーハーから取れるチ
ップ数を増加し低価格化が期待できる。更に端子数に余
裕がある場合には、減ったビンに他の入出力信号を割り
当てればそれだけ、機能の向上がはかれるという効果が
期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマイクロプロセッサの
主要部のブロック図、第２図（、）　（ｂ）は第１図の
実施例の動作を示すタイムチャート、第３図は２相りロ
ック発生回路の一列を示す回路図、第４図は第３図の２
相りロック発生回路の動作を示すタイムチャート、第５
図は第１図の実施例の変形例を示す構成図、第６図は第
５図の変形例の動作を示すタイムチャートである。１　、２　・・・入力端子、３　、４　ａ　、　４　ｂ
　、　１０　＝−フリツプフロツプ、５．１３．１４・
・・論理積ダート、６．７・・・信号線、８・・・論理
和デート、１１．１２・・・インバータ。特許出願人　沖電気工業株式会社特許出願代理人　　弁理士　山　本　恵　−第１図（Ｑ）（ｂ）す１１番、９ａｌ’ｐｌｄ＼リノム〜−ヒ第２図２利　グロ・ソグイそβ回遊を第３図＄３　Ｚ　ｑｔｔｙｌ’Ｆ４Ａｂ’ｒｖ−ト第４図

Claims

【特許請求の範囲】

（１）複数の端子と、これらの端子からの入力信号に基
づいて演算及び信号処理を行なう回路を含む内部回路と
を備えたマイクロプロセッサにおいて、前記複数の端子のうちの１つの端子に入力され異なる所
定の時間幅に設定された複数の入力信号を該時間幅の大
きさに基づいて検出して前記内部回路の必要な部位へ出
力する信号検出手段を設けたことを特徴とするマイクロ
プロセッサ。
（２）前記信号検出手段が基準クロックと同期をとるフ
リップフロップと、この出力を遅延するＮ段（Ｎは１以
上の整数）のフリップフロップと、該フリップフロップ
の初段の入力信号と終段の出力信号との論理積をとるゲ
ートとから構成されることを特徴とする特許請求の範囲
第１項記載のマイクロプロセッサ。