JPS6284484A - ランダムアクセスメモリにおける行間内部パラレルデ−タ転送方法 - Google Patents
ランダムアクセスメモリにおける行間内部パラレルデ−タ転送方法Info
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- JPS6284484A JPS6284484A JP61205005A JP20500586A JPS6284484A JP S6284484 A JPS6284484 A JP S6284484A JP 61205005 A JP61205005 A JP 61205005A JP 20500586 A JP20500586 A JP 20500586A JP S6284484 A JPS6284484 A JP S6284484A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Memory System (AREA)
- Hall/Mr Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置に関するものであり、より詳
細には、半導体ランダムアクセスメモリ（以下ＲＡＭと
記述する）における行間データ転送方法に関するもので
ある。
細には、半導体ランダムアクセスメモリ（以下ＲＡＭと
記述する）における行間データ転送方法に関するもので
ある。
従来の技術並びにその問題点
現在知られている技術によれば、半導体素子メモリの１
打金体のデータを他の行に転送するためには、相当のス
テップ数に及ぶソフトウェア上の制御が求められる。殊
に、ホストプロセッサあるいは他の特殊なハードウェア
が転送処理を実施するために必要である。更に、この種
の転送は、それがたとえ実施できたとしても、比較的時
間がかかり厄介である。
打金体のデータを他の行に転送するためには、相当のス
テップ数に及ぶソフトウェア上の制御が求められる。殊
に、ホストプロセッサあるいは他の特殊なハードウェア
が転送処理を実施するために必要である。更に、この種
の転送は、それがたとえ実施できたとしても、比較的時
間がかかり厄介である。
一方、メモリ容量は増大し続けているので、メモリ内部
においてデータ転送する効果的な技術の開発の重要性が
次第に増大している。殊に、ＲＡＭメモリチップの市場
は、６４にビットメモリからより大きな２５６にビット
メモリに既に実質的に転換している。
においてデータ転送する効果的な技術の開発の重要性が
次第に増大している。殊に、ＲＡＭメモリチップの市場
は、６４にビットメモリからより大きな２５６にビット
メモリに既に実質的に転換している。
更に、将来のメモリチップの生産ラインは、５１２にビ
ットおよび１Ｍビットの容量に対応するように計画され
ている。従って、本発明は、現存メモリでの行間データ
転送にもあるいは将来生産されるメモリでの行間データ
転送にも、当然に適用できるべく意図されている。
ットおよび１Ｍビットの容量に対応するように計画され
ている。従って、本発明は、現存メモリでの行間データ
転送にもあるいは将来生産されるメモリでの行間データ
転送にも、当然に適用できるべく意図されている。
問題点を解決するための手段
本発明に従えば、ホストプロセッサあるいは他の特殊な
ハードウェアなどの外部からの補助なく、半導体メモリ
の１ワ一ド全体すなわち１打金部のビットを、同じ記憶
素子内の第２の選択された行ローケーションに転送する
。
ハードウェアなどの外部からの補助なく、半導体メモリ
の１ワ一ド全体すなわち１打金部のビットを、同じ記憶
素子内の第２の選択された行ローケーションに転送する
。
更に詳細には、本発明に従えば、第１の選択された行を
アクティブにして、その行に付属するメモリセルからデ
ータをメモリのビット線すなわち列ラインの各々に転送
し、次いで、列ライン上のデータをラッチして増幅し、
最後に第２の選択された行ライン及びその行ラインに付
属するメモリセルをアクティブにして、それらメモリセ
ルにデータワードを格納する。
アクティブにして、その行に付属するメモリセルからデ
ータをメモリのビット線すなわち列ラインの各々に転送
し、次いで、列ライン上のデータをラッチして増幅し、
最後に第２の選択された行ライン及びその行ラインに付
属するメモリセルをアクティブにして、それらメモリセ
ルにデータワードを格納する。
本発明のひとつの態様に従うと、後述するように、第１
の行ラインは、第２の行ラインをアクティブにする以前
にディアクティブにされる。
の行ラインは、第２の行ラインをアクティブにする以前
にディアクティブにされる。
実施例
以下、添付の図面を参照して本発明をより具体的に説明
するが、以下に説明するものは本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何等制限するものではない。
するが、以下に説明するものは本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何等制限するものではない。
第１図は、標準的な平行直角座標でのＸ軸とＹ軸とに沿
ったマトリックスを形成するように配置された複数のメ
モリセル１５を備える半導体ＲＡＭのメモリアレー１３
を部分的に示す。
ったマトリックスを形成するように配置された複数のメ
モリセル１５を備える半導体ＲＡＭのメモリアレー１３
を部分的に示す。
このマトリックスのメモリアレー１３は、行デコーダ１
８に接続された実質的に平行な複数のワード線すなわち
行ライン１７を備えている。行ライン１７の各々には、
それぞれの行に付属するそれぞれのメモリセル１５に格
納されたビットによって構成される１ワードの情報即ち
データが付属している。 ゛実質的に平行な複数のビッ
ト線すなわち列ライン１９は、行ライン１７に実質的に
垂直であり、同じ複数のメモリセル１５が付属している
。各メモリセル１５は、行ライン１７と列ライン１９の
各組み合わせが対応している。
８に接続された実質的に平行な複数のワード線すなわち
行ライン１７を備えている。行ライン１７の各々には、
それぞれの行に付属するそれぞれのメモリセル１５に格
納されたビットによって構成される１ワードの情報即ち
データが付属している。 ゛実質的に平行な複数のビッ
ト線すなわち列ライン１９は、行ライン１７に実質的に
垂直であり、同じ複数のメモリセル１５が付属している
。各メモリセル１５は、行ライン１７と列ライン１９の
各組み合わせが対応している。
更に、水平なビット線すなわち列ライン１９の各々は、
センスアンプ２１として公知である出力手段のひとつに
接続される。
センスアンプ２１として公知である出力手段のひとつに
接続される。
選択された１つの行ライン１７に付属したメモリセル１
５の内容を、選択された他の１つの行ライン１７のメモ
リセルに、例えば、メモリアレー１３の行“ｍ”から行
“ｍ＋Ｘ”に転送あるいは複写するためには、まず行“
ｍ ”をアクティブにする。尚、この転送は、第１図に
湾曲した矢印によって図示している。
５の内容を、選択された他の１つの行ライン１７のメモ
リセルに、例えば、メモリアレー１３の行“ｍ”から行
“ｍ＋Ｘ”に転送あるいは複写するためには、まず行“
ｍ ”をアクティブにする。尚、この転送は、第１図に
湾曲した矢印によって図示している。
次いで、センス動作が実行され、センスアンプ２１が、
列ライン１９上のデータを検知し、増幅し、更にラッチ
する。この時点では、当該データの所望の要素を各列ラ
インで利用することができる。
列ライン１９上のデータを検知し、増幅し、更にラッチ
する。この時点では、当該データの所望の要素を各列ラ
インで利用することができる。
上述の動作は、スタティック型あるいはダイナミック型
の如何にかかわらず、標準的なＲＡＭのアクセスサイク
ルの典型例である。
の如何にかかわらず、標準的なＲＡＭのアクセスサイク
ルの典型例である。
次に、本発明に従えば、第２の選択された行ライン１７
、例えば行“’ｍ＋ｘ″及びその行ラインに付属するメ
モリセル１５をアクティブにする。この操作において、
この第２の行ライン１７はアクセスされ、行” ｍ ＋
ｘ″′に付属するメモリセル１５の各々が各列ラインに
接続され、ラッチされているデータを各列ラインから受
ける。
、例えば行“’ｍ＋ｘ″及びその行ラインに付属するメ
モリセル１５をアクティブにする。この操作において、
この第２の行ライン１７はアクセスされ、行” ｍ ＋
ｘ″′に付属するメモリセル１５の各々が各列ラインに
接続され、ラッチされているデータを各列ラインから受
ける。
こうして、列ライン１９の内容は、行“ｍ ＋ ｘ ”
のメモリセル１５に有効に書き込まれ、これによって所
望の複写動作が完了する。
のメモリセル１５に有効に書き込まれ、これによって所
望の複写動作が完了する。
第２図は、行間転送動作を実行するためのタイミング並
びに時間的な動作の手順を示す。詳細には、第２図は、
操作の開始時に行“ｍ”をアクティブにするタイミング
ｔ。を示している。その後、時間ｔ１でセンスアンプ２
１が列ライン１９に転送するデータを増幅する。
びに時間的な動作の手順を示す。詳細には、第２図は、
操作の開始時に行“ｍ”をアクティブにするタイミング
ｔ。を示している。その後、時間ｔ１でセンスアンプ２
１が列ライン１９に転送するデータを増幅する。
次いで、時間ｔ２でセンスアンプがデータをラッチし、
これによって各列ライン１９上に在るデータの有効性を
確定する。
これによって各列ライン１９上に在るデータの有効性を
確定する。
行“ｍ′”は、時間ｔ３で第２の選択された行“ｍ＋ｘ
″がアクティブにされた後も、アクティブのままであっ
てもあるいはオフにされてもよい。あるいは、行“ｍ”
は、行“ｍ 十ｘ ”がアクティブにされる以前にディ
アクティブとすることもできる。１サイクルでメモリを
動作させる場合は、転送する側、転送される側共にその
行ライン１７は同時にオフにされる。しかしながら、２
サイクルのメモリサイクルを使用する記憶装置もある。
″がアクティブにされた後も、アクティブのままであっ
てもあるいはオフにされてもよい。あるいは、行“ｍ”
は、行“ｍ 十ｘ ”がアクティブにされる以前にディ
アクティブとすることもできる。１サイクルでメモリを
動作させる場合は、転送する側、転送される側共にその
行ライン１７は同時にオフにされる。しかしながら、２
サイクルのメモリサイクルを使用する記憶装置もある。
この場合は、第１の行ライン１７は、第２の行ライン１
７がオンになる前にオフにされる。即ち、本発明はいず
れの種類の記憶装置においても実施できる。
７がオンになる前にオフにされる。即ち、本発明はいず
れの種類の記憶装置においても実施できる。
第３図は、行” ｍ ”から行” ｍ 十ｘ”への所望
の転送あるいは複写を実施するための動作のフローチャ
ートを示している。
の転送あるいは複写を実施するための動作のフローチャ
ートを示している。
詳細には、ブロック５０は、時刻“ｔｏ ”に行“ｍ
”をアクティブにする動作を示し、ブロック５２は、時
刻“ｔｌ ”に、いくつかのビット線すなわち列ライ
ン１９のデータをそれぞれのセンスアンプ２１が検知す
る動作を示し、ブロック５３は、時刻“ｔ２ ”に、各
センスアンプ２１がこの情報をラッチする動作を示し、
ブロック５４は、最後に行“ｍ＋ｘ”がエネイブルされ
て、時刻“ｔ３″に、行” ｍ 十ｘ”のメモリセル１
５の各々にワードが格納される動作を示している。
”をアクティブにする動作を示し、ブロック５２は、時
刻“ｔｌ ”に、いくつかのビット線すなわち列ライ
ン１９のデータをそれぞれのセンスアンプ２１が検知す
る動作を示し、ブロック５３は、時刻“ｔ２ ”に、各
センスアンプ２１がこの情報をラッチする動作を示し、
ブロック５４は、最後に行“ｍ＋ｘ”がエネイブルされ
て、時刻“ｔ３″に、行” ｍ 十ｘ”のメモリセル１
５の各々にワードが格納される動作を示している。
この操作手順の開始と終了は、長円形の囲み６０並びに
６７によって示されている。
６７によって示されている。
この本発明に従うデータ転送動作は、特に高速でしかも
確実であり、そのＲＡＭそのものに１度だけアクセスす
る程度の時間しか必要としない。ソフトウェアによる制
御の下にこのようなデータの転送を実施する従来の方法
では、本発明に従う方法が必要とする時間よりも莫大な
時間を要していた。
確実であり、そのＲＡＭそのものに１度だけアクセスす
る程度の時間しか必要としない。ソフトウェアによる制
御の下にこのようなデータの転送を実施する従来の方法
では、本発明に従う方法が必要とする時間よりも莫大な
時間を要していた。
上述した本発明による方法により、いわゆる非破壊デー
タ交換を実現することができる。前述の実施例において
は、行” ｍ −１−ｘ″′に既にあるデータは、メモ
リから削除または破壊される。非破壊データ交換では、
行“ｍ＋ｘ”の元のデータを、新しいデータが転送され
る前に、まず他の行に一時的に格納する。これにより、
他の用途のためにそのデータを有効に保存することがで
きる 本明細書に開示した内容により、当業者が様々な改良を
創案したとしても、それは当然に本発明に含まれるもの
である。従って、本発明の範囲は、特許請求の範囲に基
づいて決定されるものである。
タ交換を実現することができる。前述の実施例において
は、行” ｍ −１−ｘ″′に既にあるデータは、メモ
リから削除または破壊される。非破壊データ交換では、
行“ｍ＋ｘ”の元のデータを、新しいデータが転送され
る前に、まず他の行に一時的に格納する。これにより、
他の用途のためにそのデータを有効に保存することがで
きる 本明細書に開示した内容により、当業者が様々な改良を
創案したとしても、それは当然に本発明に含まれるもの
である。従って、本発明の範囲は、特許請求の範囲に基
づいて決定されるものである。
第１図は、本発明による好ましい態様に従って行間デー
タ転送が実施されるメモリの一部の概略構成図である。 第２図は、メモリセルの１つの行のデータを他の選択さ
れた行に付属するメモリセルに転送する場合の操作の手
順を示すタイミングダイヤグラムである。 第３図は、本発明によるデータ転送を実施するステップ
の概略的なフローチャートである。 〔主な参照番号〕 １５・・メモリセル １７・・行ライン １８・・行デコーダ １９・・列ライン ２１・・センスアンプ
タ転送が実施されるメモリの一部の概略構成図である。 第２図は、メモリセルの１つの行のデータを他の選択さ
れた行に付属するメモリセルに転送する場合の操作の手
順を示すタイミングダイヤグラムである。 第３図は、本発明によるデータ転送を実施するステップ
の概略的なフローチャートである。 〔主な参照番号〕 １５・・メモリセル １７・・行ライン １８・・行デコーダ １９・・列ライン ２１・・センスアンプ
Claims (2)
- （１）互いに垂直でそれぞれ平行な行ライン並びに列ラ
インとを有するマトリックスに接続されたメモリセルの
アレイを具備しており、前記列ラインの各々は、その一
端で複数のセンスアンプの１つに接続されており、該セ
ンスアンプの各々は、１つの選択された行ラインに付属
するメモリセルのデータを増幅して該センスアンプに付
属する列ライン上にラッチするようになされており、前
記メモリセルの各々は、前記行ラインと列ラインの１つ
の組み合わせにより選択される半導体記憶装置において
、第１の選択された行から第２の選択された行へデータ
を転送する方法であって、 ａ）第２の選択された行ラインに付属するメモリセルへ
転送すべきデータを格納したメモリセルに付属する第１
の行ラインをアクティブにし、 ｂ）前記第１の選択された行ラインのメモリセルからデ
ータを、前記半導体記憶装置の前記センスアンプによっ
てそれぞれの列ラインにラッチし、ｃ）前記列ラインか
らデータを受けるように前記第２の選択された行ライン
をアクティブにして、該第２の選択された行ラインに付
属するメモリセルに該データを転送する ことを特徴とするデータ転送方法。 - （２）前記第１の選択された行ラインを、前記第２の選
択された行ラインをアクティブにする以前にディアクテ
ィブすることを特徴とする特許請求の範囲第１項に記載
のデータの転送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77131785A | 1985-08-30 | 1985-08-30 | |
| US771317 | 1985-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284484A true JPS6284484A (ja) | 1987-04-17 |
Family
ID=25091425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61205005A Pending JPS6284484A (ja) | 1985-08-30 | 1986-08-30 | ランダムアクセスメモリにおける行間内部パラレルデ−タ転送方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0214050B1 (ja) |
| JP (1) | JPS6284484A (ja) |
| KR (1) | KR870002519A (ja) |
| AT (1) | ATE66314T1 (ja) |
| DE (1) | DE3680843D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08173608A (ja) * | 1995-10-03 | 1996-07-09 | Sophia Co Ltd | 遊技機 |
| WO2018163252A1 (ja) * | 2017-03-06 | 2018-09-13 | ゼンテルジャパン株式会社 | 半導体記憶システム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8802125A (nl) * | 1988-08-29 | 1990-03-16 | Philips Nv | Geintegreerde geheugenschakeling met parallelle en seriele in- en uitgang. |
| US5687132A (en) * | 1995-10-26 | 1997-11-11 | Cirrus Logic, Inc. | Multiple-bank memory architecture and systems and methods using the same |
| JP3489967B2 (ja) * | 1997-06-06 | 2004-01-26 | 松下電器産業株式会社 | 半導体記憶装置及びキャッシュメモリ装置 |
| WO2007096374A1 (en) * | 2006-02-21 | 2007-08-30 | Mentor Graphics Corporation | Random access memory for use in an emulation environment |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
| JPS6030151B2 (ja) * | 1979-10-19 | 1985-07-15 | 松下電子工業株式会社 | 固体撮像装置 |
| US4351034A (en) * | 1980-10-10 | 1982-09-21 | Inmos Corporation | Folded bit line-shared sense amplifiers |
-
1986
- 1986-08-22 DE DE8686401865T patent/DE3680843D1/de not_active Expired - Lifetime
- 1986-08-22 EP EP86401865A patent/EP0214050B1/en not_active Expired - Lifetime
- 1986-08-22 AT AT86401865T patent/ATE66314T1/de active
- 1986-08-29 KR KR1019860007207A patent/KR870002519A/ko not_active Ceased
- 1986-08-30 JP JP61205005A patent/JPS6284484A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08173608A (ja) * | 1995-10-03 | 1996-07-09 | Sophia Co Ltd | 遊技機 |
| WO2018163252A1 (ja) * | 2017-03-06 | 2018-09-13 | ゼンテルジャパン株式会社 | 半導体記憶システム |
| JPWO2018163252A1 (ja) * | 2017-03-06 | 2019-11-07 | ゼンテルジャパン株式会社 | 半導体記憶システム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870002519A (ko) | 1987-03-31 |
| ATE66314T1 (de) | 1991-08-15 |
| EP0214050B1 (en) | 1991-08-14 |
| DE3680843D1 (de) | 1991-09-19 |
| EP0214050A3 (en) | 1988-09-07 |
| EP0214050A2 (en) | 1987-03-11 |
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