JPS6284557A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6284557A JPS6284557A JP60222759A JP22275985A JPS6284557A JP S6284557 A JPS6284557 A JP S6284557A JP 60222759 A JP60222759 A JP 60222759A JP 22275985 A JP22275985 A JP 22275985A JP S6284557 A JPS6284557 A JP S6284557A
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- JP
- Japan
- Prior art keywords
- emitter
- layer
- emitter layer
- electrode
- graded
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/136—Emitter regions of BJTs of heterojunction BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ヘテロ接合半導体装置に於いて、エミッタ層
が茸状をなし、該首状のエミッタ層の面積が狭い方の面
にベース層が接すると共に広い方の面にエミッタ電極が
接する構成をとることに依り、エミッタ容量及びエミッ
タ抵抗の両方を低減できるようにしたものである。
が茸状をなし、該首状のエミッタ層の面積が狭い方の面
にベース層が接すると共に広い方の面にエミッタ電極が
接する構成をとることに依り、エミッタ容量及びエミッ
タ抵抗の両方を低減できるようにしたものである。
本発明は、ヘテロ接合を有し、その界面に対して直交す
る方向にキャリヤを走行させて動作する半導体装置の改
良に関する。
る方向にキャリヤを走行させて動作する半導体装置の改
良に関する。
一般に、ＨＢＴ （ｈｅｔｅｒｏｊｕｎｃｔｉ。
ｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、Ｈ
ＥＴ （ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉ
ｓｔｏｒ）、ＱＢＴ（ｑｕａｎｔｉｚｅｄ ｂａｓｅ
ｔｒａｎｓｉｓｔｏｒ）などへテロ接合を利用して
いる半導体装置に於いては、そのヘテロ界面に直交する
方向にキャリヤが高速で走行することができ、しかも、
−比較的大きな電流を取り出すことができるので容量性
負荷を高速で駆動するのに好適であること等の点から注
目を集めている。
ＥＴ （ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉ
ｓｔｏｒ）、ＱＢＴ（ｑｕａｎｔｉｚｅｄ ｂａｓｅ
ｔｒａｎｓｉｓｔｏｒ）などへテロ接合を利用して
いる半導体装置に於いては、そのヘテロ界面に直交する
方向にキャリヤが高速で走行することができ、しかも、
−比較的大きな電流を取り出すことができるので容量性
負荷を高速で駆動するのに好適であること等の点から注
目を集めている。
前記説明したようなヘテロ接合半導体装置に於いては、
その遮断周波数ｆＴが（エミッタ抵抗×エミッタ容量）
に反比例している。
その遮断周波数ｆＴが（エミッタ抵抗×エミッタ容量）
に反比例している。
従って、遮断周波数ｆ、を向上するには、エミッタ抵抗
及びエミッタ容量を共に低減させ、ＣＲ時定数を小さく
しなければならない。
及びエミッタ容量を共に低減させ、ＣＲ時定数を小さく
しなければならない。
然しなから、エミッタ抵抗を低減するには、エミッタ電
極の面積を大きくしてコンタクト抵抗を小さくしてやれ
ば良いが、エミッタ容量を低減するには、面積を小さく
する必要があり、所謂、二律背反の状態にある。
極の面積を大きくしてコンタクト抵抗を小さくしてやれ
ば良いが、エミッタ容量を低減するには、面積を小さく
する必要があり、所謂、二律背反の状態にある。
本発明は、エミッタ抵抗が小さく且つエミッタ容量も少
ないヘテロ接合半導体装置を提供する。
ないヘテロ接合半導体装置を提供する。
本発明の半導体装置では、一方の面に於ける面積に比較
して他方の面に於ける面積が大きくなっているエミッタ
層（例えばエミッタ層３及び４）と、該エミッタ層の前
記一方の面に接してヘテロ界面を生成するベース層（例
えばベース層２）と、前記エミッタ層の前記他方の面に
接して形成されたエミッタ電８ｉ（例えばエミッタ電極
５）とを備えてなる構成を採っている。
して他方の面に於ける面積が大きくなっているエミッタ
層（例えばエミッタ層３及び４）と、該エミッタ層の前
記一方の面に接してヘテロ界面を生成するベース層（例
えばベース層２）と、前記エミッタ層の前記他方の面に
接して形成されたエミッタ電８ｉ（例えばエミッタ電極
５）とを備えてなる構成を採っている。
前記構成に依ると、ベース層と接するエミッタ層の面積
は小さくなっているのでエミッタ容量は低減され、また
、エミッタ電極と接するエミッタ層の面積は大きくなっ
ているのでエミッタ抵抗は低減される。
は小さくなっているのでエミッタ容量は低減され、また
、エミッタ電極と接するエミッタ層の面積は大きくなっ
ているのでエミッタ抵抗は低減される。
図（Ａ）乃至（Ｅ）は本発明一実施例を製造する場合に
ついて解説する為の工程要所に於ける半導体装置の要部
切断側面図を表し、以下、これ等の図を参照しつつ説明
する。尚、ここでは、ＨＢＴを対象としている。
ついて解説する為の工程要所に於ける半導体装置の要部
切断側面図を表し、以下、これ等の図を参照しつつ説明
する。尚、ここでは、ＨＢＴを対象としている。
図（Ａ）参照
（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒ、ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用
することに依り、ｎ＋梨型ＧａＡｓコレクタ層兼基板ｌ
上ベース層２、グレーデッド・エミッタ層３、エミッタ
層４を成長させる。
ａｒ、ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用
することに依り、ｎ＋梨型ＧａＡｓコレクタ層兼基板ｌ
上ベース層２、グレーデッド・エミッタ層３、エミッタ
層４を成長させる。
これ等の諸手導体層を成長させる技術としては、前記し
たＭＢＥ法のみならず、有機金属化学堆積（ｍａｔａｌ
ｏｒｇａｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏ
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯｃＶＤ）法など
を適用することもできる。
たＭＢＥ法のみならず、有機金属化学堆積（ｍａｔａｌ
ｏｒｇａｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏ
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯｃＶＤ）法など
を適用することもできる。
前記各半導体層に於ける諸データを例示すると次の通り
である。
である。
■ ベース層２について
材料：ｐ型ＧａＡｓ
厚さ：１０００（人〕
不純物：ベリリウム（Ｂｅ）
不純物濃度： ５ Ｘ １０ ” （ｃｓ−’）■ グ
レーデッド・エミッタ層３について材料：ｎ型Ａ ’
Ｘ Ｇ ａ Ｉ−ｘ Ａ ｓ厚さ：１０００ （人〕 不純物：シリコン（Ｓｉ） 不純物濃度５Ｘ１０１？（ロー３〕 Ｘ値：０．５〜０ （ベース層２＝＋エミッタ層４）■
エミッタ層４について 材料：ｎ型ＧａＡｓ 厚さ＝１５００（人〕 不純物；Ｓｉ 不純物濃度＝ ５ Ｘ Ｉ Ｑ” （ａｍ’″３〕図（
Ｂ）参照 （２） 蒸着法を適用することに依り、エミッタ電極
材料膜を形成し、これを通常のフォト・リソグラフィ技
術にてバターニングしてエミッタ電極５を形成する。
レーデッド・エミッタ層３について材料：ｎ型Ａ ’
Ｘ Ｇ ａ Ｉ−ｘ Ａ ｓ厚さ：１０００ （人〕 不純物：シリコン（Ｓｉ） 不純物濃度５Ｘ１０１？（ロー３〕 Ｘ値：０．５〜０ （ベース層２＝＋エミッタ層４）■
エミッタ層４について 材料：ｎ型ＧａＡｓ 厚さ＝１５００（人〕 不純物；Ｓｉ 不純物濃度＝ ５ Ｘ Ｉ Ｑ” （ａｍ’″３〕図（
Ｂ）参照 （２） 蒸着法を適用することに依り、エミッタ電極
材料膜を形成し、これを通常のフォト・リソグラフィ技
術にてバターニングしてエミッタ電極５を形成する。
このエミッタ電極５は、
材料：金（Ａｕ） ・ゲルマニウム（Ｇｅ）／Ａｕ厚
さ：３００（人）／２０００（人〕 Ａｕ−Ｇｅ：Ｇｅ１２ （ｗｔ％〕 である。
さ：３００（人）／２０００（人〕 Ａｕ−Ｇｅ：Ｇｅ１２ （ｗｔ％〕 である。
図（Ｃ）参照
（３） エツチング・ガスをＣ（１２Ｆ２とするドラ
イ・エツチング法を適用し、且つ、エミッタ電極５をマ
スクとしてエミッタ層４のエツチングを行う。
イ・エツチング法を適用し、且つ、エミッタ電極５をマ
スクとしてエミッタ層４のエツチングを行う。
前記のエツチング・ガスを用いた場合、ＧａＡｓとＡ１
ＧａＡｓの選択性は極めて良好であり、エミッタ層４の
下地であるグレーデッド・エミッタ層３は殆どエツチン
グされない。
ＧａＡｓの選択性は極めて良好であり、エミッタ層４の
下地であるグレーデッド・エミッタ層３は殆どエツチン
グされない。
図（Ｄ）参照
（４） エッチャントを沃素系エツチング液としたウ
ェット・エツチング法を適用することに依り、グレーデ
ッド・エミッタ層３のエツチングを行う。
ェット・エツチング法を適用することに依り、グレーデ
ッド・エミッタ層３のエツチングを行う。
前記のエッチャントを用いた場合、グレーデッド・エミ
ッタ層３の組成比Ｘに依存してエツチング・レートが異
なる。即ち、Ｘ値が大であればエツチングされ易いので
、グレーデッド・エミッタ層３に於けるベース層２例の
エツチングはエミッタ層４例のそれに比較して速く進行
する。従って、エツチングが終了した段階では、図示の
ように、型状になる。
ッタ層３の組成比Ｘに依存してエツチング・レートが異
なる。即ち、Ｘ値が大であればエツチングされ易いので
、グレーデッド・エミッタ層３に於けるベース層２例の
エツチングはエミッタ層４例のそれに比較して速く進行
する。従って、エツチングが終了した段階では、図示の
ように、型状になる。
図（Ｅ）参照
（５）蒸着法を適用することに依り、電極材料膜を全面
に形成し、これを通常のフォト・リソグラフィ技術にて
バターニングしてベース電極６を形成する。尚、エミッ
タ電極５も同じ電極材料膜で覆われるので、これを記号
７で指示しである。
に形成し、これを通常のフォト・リソグラフィ技術にて
バターニングしてベース電極６を形成する。尚、エミッ
タ電極５も同じ電極材料膜で覆われるので、これを記号
７で指示しである。
ここで留意すべきは、グレーデッド・エミ７り層３が型
状を成していることから、ベース電極６はエミッタ電極
４に対してセルフ・アライメント的に形成されることで
ある。
状を成していることから、ベース電極６はエミッタ電極
４に対してセルフ・アライメント的に形成されることで
ある。
このベース電極６は、
材料：チタン（Ｔｉ）／白金（Ｐｔ）／Ａｕ厚さ：５０
０（人）１５００（人）／２０００〔人〕 である。
０（人）１５００（人）／２０００〔人〕 である。
（６）通常の技法を適用することに依り、コレクタ層兼
基板１の裏面にコレクタ電極８を形成して完成する。
基板１の裏面にコレクタ電極８を形成して完成する。
このコレクタ電極８は、
材料： Ａ ｕ−Ｇ ｅ ／ Ａ ｕ
厚さ：２００（人）／２８０．０Ｃ人〕ＡｕｌＧｅ：Ｇ
ｅ１２ （ｗｔ％〕 である。
ｅ１２ （ｗｔ％〕 である。
このようにして得られたＨＢＴは、グレーデッド・エミ
ッタ層がベース層２に対向する部分が小面積で且つエミ
ッタ層４に対向する部分が大面積の型状をなしているこ
とから、エミッタとしての実効面積は小さく、従って、
エミッタ容量は低減され、また、エミッタ層４とエミッ
タ電極５とのコンタクト面積は大きいので、エミッタ抵
抗は小さくなっている。
ッタ層がベース層２に対向する部分が小面積で且つエミ
ッタ層４に対向する部分が大面積の型状をなしているこ
とから、エミッタとしての実効面積は小さく、従って、
エミッタ容量は低減され、また、エミッタ層４とエミッ
タ電極５とのコンタクト面積は大きいので、エミッタ抵
抗は小さくなっている。
本発明に依る半導体装置では、一方の面に於ける面積に
比較して他方の面に於ける面積が大きくなっているエミ
ッタ層と、該エミッタ層の前記一方の面に接してペテロ
界面を生成するベース層と、前記エミッタ層の前記他方
の面に接してペテロ界面を生成するベース層と、前記エ
ミッタ層の前記他方の面に接して形成されたエミッタ電
極とを備えてなる構成を採っている。
比較して他方の面に於ける面積が大きくなっているエミ
ッタ層と、該エミッタ層の前記一方の面に接してペテロ
界面を生成するベース層と、前記エミッタ層の前記他方
の面に接してペテロ界面を生成するベース層と、前記エ
ミッタ層の前記他方の面に接して形成されたエミッタ電
極とを備えてなる構成を採っている。
このように、エミッタ層の構造がベース層側からエミッ
タ電極側に向かって拡大する型状を成していることから
、エミッタ層がベース層に接する部分は小面積であり、
従って、エミッタとしての実効面積は小さいからエミッ
タ容量は低いものとなり、また、エミッタ層がエミッタ
電極に接する部分は大面積であり、従って、コンタクト
面積が大きいので、エミッタ抵抗は小さくなるものであ
り、その結果、遮断周波数ｆ、を大きくすることができ
る。
タ電極側に向かって拡大する型状を成していることから
、エミッタ層がベース層に接する部分は小面積であり、
従って、エミッタとしての実効面積は小さいからエミッ
タ容量は低いものとなり、また、エミッタ層がエミッタ
電極に接する部分は大面積であり、従って、コンタクト
面積が大きいので、エミッタ抵抗は小さくなるものであ
り、その結果、遮断周波数ｆ、を大きくすることができ
る。
図の（Ａ）乃至（Ｅ）は本発明一実施例を製造する場合
について解説する為の工程要所に於ける半導体装置の要
部切断側面図を表している。 図に於いて、ｌはｎ＋型ＧａＡＳコレクタ層兼基板、２
はｐ型ＧａＡｓベース層、３はｎ型ＡＩＸＧ ａ ＋−
ｘ Ａ ３グレーデツド・エミッタ層、４はｎ型ＧａＡ
ｓエミッタ層、５はエミッタ電極、６はベース電極、７
は電極材料膜、８はコレクタ電極をそれぞれ示している
。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 図面の浄ご（内容に変更なし） 第１図（Ａ） 第！図ＣＢ） 第１図（Ｃ） 第１図（Ｄ） 手続補正書動式） 昭和６１年２月３日 特許庁長官 宇 賀 道 部 殿 １ 事件の表示 昭和６０年特許願第２２２７５９号 ２ 発明の名称 半導体装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称（５２２）富士通株式会社 代表者 山本卓眞 ４ 代理人 住 所 東京都港区虎ノ門−丁目２０番７号起案日 昭
和６１年１月８日 発送日 昭和６１年１月２８日 ６ 補正の対象 明細書の発明の詳細な説明、図面の１
１） 明細書第４頁第８行、同第４頁第１３行、同第
６頁第３行、同第６頁第１３行、同第７頁第２行、同第
７頁第１５行、「図」、の記載を、「第１図」、 と補正する。 （２）同第１０頁第７行、「図」、の記載を、「第１図
」、 と補正する。 （３）出願当初の図面を全て別添図面に差し換える。 ８ 添付書類の目録
について解説する為の工程要所に於ける半導体装置の要
部切断側面図を表している。 図に於いて、ｌはｎ＋型ＧａＡＳコレクタ層兼基板、２
はｐ型ＧａＡｓベース層、３はｎ型ＡＩＸＧ ａ ＋−
ｘ Ａ ３グレーデツド・エミッタ層、４はｎ型ＧａＡ
ｓエミッタ層、５はエミッタ電極、６はベース電極、７
は電極材料膜、８はコレクタ電極をそれぞれ示している
。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 図面の浄ご（内容に変更なし） 第１図（Ａ） 第！図ＣＢ） 第１図（Ｃ） 第１図（Ｄ） 手続補正書動式） 昭和６１年２月３日 特許庁長官 宇 賀 道 部 殿 １ 事件の表示 昭和６０年特許願第２２２７５９号 ２ 発明の名称 半導体装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称（５２２）富士通株式会社 代表者 山本卓眞 ４ 代理人 住 所 東京都港区虎ノ門−丁目２０番７号起案日 昭
和６１年１月８日 発送日 昭和６１年１月２８日 ６ 補正の対象 明細書の発明の詳細な説明、図面の１
１） 明細書第４頁第８行、同第４頁第１３行、同第
６頁第３行、同第６頁第１３行、同第７頁第２行、同第
７頁第１５行、「図」、の記載を、「第１図」、 と補正する。 （２）同第１０頁第７行、「図」、の記載を、「第１図
」、 と補正する。 （３）出願当初の図面を全て別添図面に差し換える。 ８ 添付書類の目録
Claims (1)
- 【特許請求の範囲】 一方の面に於ける面積に比較して他方の面に於ける面積
が大きくなっているエミッタ層と、該エミッタ層の前記
一方の面に接してヘテロ界面を生成するベース層と、 前記エミッタ層の前記他方の面に接して形成されたエミ
ッタ電極と を備えてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222759A JPH07105487B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222759A JPH07105487B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284557A true JPS6284557A (ja) | 1987-04-18 |
| JPH07105487B2 JPH07105487B2 (ja) | 1995-11-13 |
Family
ID=16787460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222759A Expired - Lifetime JPH07105487B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105487B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003225228A1 (en) | 2002-05-03 | 2003-11-17 | Donnelly Corporation | Object detection system for vehicle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870483A (ja) * | 1971-12-20 | 1973-09-25 |
-
1985
- 1985-10-08 JP JP60222759A patent/JPH07105487B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870483A (ja) * | 1971-12-20 | 1973-09-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105487B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |