JPS6284563A - 薄膜電界効果トランジスタアレイの製造方法 - Google Patents
薄膜電界効果トランジスタアレイの製造方法Info
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- JPS6284563A JPS6284563A JP60225259A JP22525985A JPS6284563A JP S6284563 A JPS6284563 A JP S6284563A JP 60225259 A JP60225259 A JP 60225259A JP 22525985 A JP22525985 A JP 22525985A JP S6284563 A JPS6284563 A JP S6284563A
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- JP
- Japan
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- film
- electrode
- drain
- source
- forming
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜電界効果トランジスタプレイの製遣方法に
関する。
関する。
プラズマＣＶＤ法により比較的低温でアモルファスシリ
コン膜をガラス基板上に形成できることから、これを用
いた薄漢電界効果トランジスタアレイはアクティブマト
リックス液晶ディスプレイ用として、開発実用化が進め
られている。この薄膜電界効果トランジスタアレイは、
ゲートパスラインとドレインパスラインをマトリックス
状に形成し、これらの交叉点に、薄膜電界効果トランジ
スタが設けられるがこのトランジスタの構造としてはゲ
ート電極が下層で、ドレイン・ソース電極が上層の逆ス
タガー補遺と、ゲート絶縁層が上層でドレイン・ソース
電極が下層の順スタガー構造が、提案されている。両ト
ランジスタ構造に２いて、ソース電極には、表示電極パ
ッドが結ばれている。
コン膜をガラス基板上に形成できることから、これを用
いた薄漢電界効果トランジスタアレイはアクティブマト
リックス液晶ディスプレイ用として、開発実用化が進め
られている。この薄膜電界効果トランジスタアレイは、
ゲートパスラインとドレインパスラインをマトリックス
状に形成し、これらの交叉点に、薄膜電界効果トランジ
スタが設けられるがこのトランジスタの構造としてはゲ
ート電極が下層で、ドレイン・ソース電極が上層の逆ス
タガー補遺と、ゲート絶縁層が上層でドレイン・ソース
電極が下層の順スタガー構造が、提案されている。両ト
ランジスタ構造に２いて、ソース電極には、表示電極パ
ッドが結ばれている。
表示電極はスパッタ法による鈑化インジェーム・スズ膜
が用いられ、この膜の厚さは、透明性と膜抵抗の両要求
から０．１μｍ程度である。
が用いられ、この膜の厚さは、透明性と膜抵抗の両要求
から０．１μｍ程度である。
〔発明が解決しようとする問題点〕
従来のＵ膜電界効果トランジスタプレイの製造方法は、
表示電極を薄膜電界効果トランジスタ形成後に成膜パタ
ーン化する製造方法と、４模電界効果トランジスタ形成
前に成膜パターン化する製造方法がめる。
表示電極を薄膜電界効果トランジスタ形成後に成膜パタ
ーン化する製造方法と、４模電界効果トランジスタ形成
前に成膜パターン化する製造方法がめる。
前者の製造方法の問題点として、酸化インジェーム・ス
ズ（ＩＴＯ）の膜形成条件に薄膜電界効果トランジスタ
の特性にダメージを与えないための制限が加わることで
あシ、具体的には、ＩＴＯ成膜時の基板温度を低く抑え
、スパッタパワーも低く抑えなければならないことであ
る。この制約は、幌の透明性や膜抵抗に悪影響を及ぼす
だけでなく、アクティブ・マトリクス液晶パネルの組立
工程及びパネルの寿命においても、ＩＴＯ［の劣化を招
く。又、ＩＴＯ瞑が０．１μｍと薄いため薄膜電界効果
トランジスタの凹凸の段差による段差切れ不良が生じや
すい問題もある。
ズ（ＩＴＯ）の膜形成条件に薄膜電界効果トランジスタ
の特性にダメージを与えないための制限が加わることで
あシ、具体的には、ＩＴＯ成膜時の基板温度を低く抑え
、スパッタパワーも低く抑えなければならないことであ
る。この制約は、幌の透明性や膜抵抗に悪影響を及ぼす
だけでなく、アクティブ・マトリクス液晶パネルの組立
工程及びパネルの寿命においても、ＩＴＯ［の劣化を招
く。又、ＩＴＯ瞑が０．１μｍと薄いため薄膜電界効果
トランジスタの凹凸の段差による段差切れ不良が生じや
すい問題もある。
一方、後者の製造方法の問題として表示電極のＩＴＯ［
が、プラズマＣＶＤ法でアモルファスシリコン膜及びゲ
ート絶縁膜を形成する時、Ｈ２ガスによって還元され失
透するという不良が起こりやすいことである。通常この
問題を避けるために、成膜時のパワーを下げたり、基板
温度を下げたプするが、薄膜電界効果トランジスタの特
性に対してはマイナス要因となる。特に１移動度の低下
やしきい電圧ｖＴのドリフト量の増大が生ずる。
が、プラズマＣＶＤ法でアモルファスシリコン膜及びゲ
ート絶縁膜を形成する時、Ｈ２ガスによって還元され失
透するという不良が起こりやすいことである。通常この
問題を避けるために、成膜時のパワーを下げたり、基板
温度を下げたプするが、薄膜電界効果トランジスタの特
性に対してはマイナス要因となる。特に１移動度の低下
やしきい電圧ｖＴのドリフト量の増大が生ずる。
本発明の目的は襄造工橿の数を従来と同じあるいはより
簡略な工程で、失透、移動度の低下、ドリフト量増大等
の問題を解決する薄膜電界効果トランジスタアレイの製
造方法を提供することｌＣある。
簡略な工程で、失透、移動度の低下、ドリフト量増大等
の問題を解決する薄膜電界効果トランジスタアレイの製
造方法を提供することｌＣある。
本願第１の発明の薄膜電界効果トランジスタアレイの製
造方法は、ガラス基板上に表示電極用導電膜を形成する
工程と、前記導電膜上にゲート電極用金属膜を形成する
工程と、前記導電膜と金属膜を選択エツチングしてゲー
ト電極と表示電極を形成する工程と、ゲート絶縁層と半
導体層を堆積する工程と、前記ゲート絶縁層と半導体層
をエツチングして所定形状のゲート絶縁ｍとソース・ド
レイン領域を形成する工程と、ドレイン番ソース電極用
金属層を形成する工程と、ドレイン番ソース電極及びチ
ャネル部を所定の形にエツチングする工程と、前記表示
電極上に被覆されている前記ゲート電極用金属ｊ換を除
去する工程とを含んで購成される。
造方法は、ガラス基板上に表示電極用導電膜を形成する
工程と、前記導電膜上にゲート電極用金属膜を形成する
工程と、前記導電膜と金属膜を選択エツチングしてゲー
ト電極と表示電極を形成する工程と、ゲート絶縁層と半
導体層を堆積する工程と、前記ゲート絶縁層と半導体層
をエツチングして所定形状のゲート絶縁ｍとソース・ド
レイン領域を形成する工程と、ドレイン番ソース電極用
金属層を形成する工程と、ドレイン番ソース電極及びチ
ャネル部を所定の形にエツチングする工程と、前記表示
電極上に被覆されている前記ゲート電極用金属ｊ換を除
去する工程とを含んで購成される。
本願第２の発明の薄膜電界効果トランジスタアレイの製
造方法は、ガラス基板上に表示電極用導電膜を形成する
工程と、ドレイン・ソース電極用金属膜を形成する工程
と、オーミックコンタクト用半導体ノＩｉ１を形成する
工程と、前記表示電極用導電膜と前記ドレイン・ソース
電極用金属膜と前記オーミックコンタクト用半纏体層と
を所定のドレイン電極、ソース電極１衷示電極の形状に
エツチングする工程と、ドレイン・ソース用半導体層。
造方法は、ガラス基板上に表示電極用導電膜を形成する
工程と、ドレイン・ソース電極用金属膜を形成する工程
と、オーミックコンタクト用半導体ノＩｉ１を形成する
工程と、前記表示電極用導電膜と前記ドレイン・ソース
電極用金属膜と前記オーミックコンタクト用半纏体層と
を所定のドレイン電極、ソース電極１衷示電極の形状に
エツチングする工程と、ドレイン・ソース用半導体層。
ゲート絶縁膜を順次堆積する工程と、ゲート電極用金属
膜を形成する工程と、エツチングしてゲート電極、ソー
ス電極、ソース領域、ドレイン電極。
膜を形成する工程と、エツチングしてゲート電極、ソー
ス電極、ソース領域、ドレイン電極。
ドレイン領域９衣示電極を形成すると共に、表示電極シ
上の前記ドレイン・ソース電極用金属膜。
上の前記ドレイン・ソース電極用金属膜。
オーミックコンタクト用半導体層、ドレイン・ソース用
半導体層、ゲート絶縁膜及びゲート電極用金属膜を除去
する工程とを含んで傳成される。
半導体層、ゲート絶縁膜及びゲート電極用金属膜を除去
する工程とを含んで傳成される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜ｔｉ）は木簡１の発明の第１の実施例を
説明子るための製造工程順に示した逆スタガー補遺薄膜
電界効果トランジスタの断面図である。
説明子るための製造工程順に示した逆スタガー補遺薄膜
電界効果トランジスタの断面図である。
まず、第１図（ａ）に示すように、ガラス基板ｌに表示
電極用として酸化インジ為−ム・ススｊＡ（ＩＴＯ［）
２をスパッタ法により約０．１μｍの膜厚で形成する。
電極用として酸化インジ為−ム・ススｊＡ（ＩＴＯ［）
２をスパッタ法により約０．１μｍの膜厚で形成する。
次に第１図ｔｂ）に示すように、ＩＴＯｇ上にゲート電
極用としてのクロム膜３をスパッタ法で約０．１５μｍ
の膜厚に形成する。
極用としてのクロム膜３をスパッタ法で約０．１５μｍ
の膜厚に形成する。
次に、第１図Ｔｅ）に示すように重畳したＩＴＯ。
クロムの２層の膜をフォトリソグラフィ・エツチングに
より、所定のゲート電極４．衆示電極５の形状に加工す
る。表示Ｔｉ！！５は、クロム膜３によりて覆われてい
る。
より、所定のゲート電極４．衆示電極５の形状に加工す
る。表示Ｔｉ！！５は、クロム膜３によりて覆われてい
る。
次に、第１図＋ｄ）に示すように、３チヤンバーのイン
ライン式プラズマＣＶＤ装置を用い、ゲート絶縁層とし
て窒化シリコンａ６、半導体層としてアモルファスシリ
コン膜７及びオーミックコンタクト層としてリンドープ
のｎアモルファスシリコン膜８をそれぞれ０．３ μｍ
、 ０．３μｍｔ０．０５μｍの厚さに連続成膜する
。
ライン式プラズマＣＶＤ装置を用い、ゲート絶縁層とし
て窒化シリコンａ６、半導体層としてアモルファスシリ
コン膜７及びオーミックコンタクト層としてリンドープ
のｎアモルファスシリコン膜８をそれぞれ０．３ μｍ
、 ０．３μｍｔ０．０５μｍの厚さに連続成膜する
。
次に％第１図Ｔｅ）に示すように、プラズマＣＶＤ法に
より形成された３層の膜を、フォトリングラフィ・エツ
チングによ）所定の形状に加工する。
より形成された３層の膜を、フォトリングラフィ・エツ
チングによ）所定の形状に加工する。
次に１第１図（ｆ）に示すようにドレイン・ソース電極
としてクロム膜ｌＯをスパッタ法によυ膜厚０．１５μ
ｍに形成する。
としてクロム膜ｌＯをスパッタ法によυ膜厚０．１５μ
ｍに形成する。
次に、第１図（ｇ）に示すように１ ドレイン・ソース
電極及びチャンネル部１）を形成するためにフォトリン
グラフィ・エツチングにより所定の形状に加工する。
電極及びチャンネル部１）を形成するためにフォトリン
グラフィ・エツチングにより所定の形状に加工する。
次に、第１図（ｈ） Ｋ示すように、チャンネル部１）
が露出しているので、保護層として窒化シリコン模１２
をプラズマＣＶＤ装置を用い形成する。
が露出しているので、保護層として窒化シリコン模１２
をプラズマＣＶＤ装置を用い形成する。
最後に、第１図（ｉ）に示すように１表示電極１３上に
被覆されているゲート電極用クロム膜、ドレイン・ソー
ス電極用クロム膜及び保護層としての窒化シリコン膜を
７オトリングー）フイ・エツチングによシ除去する。以
上述べた製造方法においては、２番目の工程でＩＴＯ膜
をクロム膜で覆い、トランジスタ形成後の最後の工程で
クロム膜を除去しているので、プラズマＣＶＤ法による
形成時、ＩＴＯｄｇ面はプラズマ雰囲気中にさらされる
ことはない。
被覆されているゲート電極用クロム膜、ドレイン・ソー
ス電極用クロム膜及び保護層としての窒化シリコン膜を
７オトリングー）フイ・エツチングによシ除去する。以
上述べた製造方法においては、２番目の工程でＩＴＯ膜
をクロム膜で覆い、トランジスタ形成後の最後の工程で
クロム膜を除去しているので、プラズマＣＶＤ法による
形成時、ＩＴＯｄｇ面はプラズマ雰囲気中にさらされる
ことはない。
第２図（ａ）〜（ｉ）は木簡１の発明の第２の実施例を
説明するための製造工程順に示した逆スタガー博造薄模
電昇効果トランジスタの断面図である。
説明するための製造工程順に示した逆スタガー博造薄模
電昇効果トランジスタの断面図である。
第２図１ａ） 、 （ｂ） 、 ｔｃ）までは第１の実
施例と全く同じ工程で製造される。
施例と全く同じ工程で製造される。
次に、＠２図（ｄ）に示すように、３チヤンバー・イン
ライン式プラズマＣＶＤ装置によシ、ゲート絶縁層とし
ての窒化シリコン模６．半導体層としてのアモルファス
シリコン膜７及び保護層とじての窒化シリコン膜１２を
各々０，３μｍの膜厚で連続形成する。
ライン式プラズマＣＶＤ装置によシ、ゲート絶縁層とし
ての窒化シリコン模６．半導体層としてのアモルファス
シリコン膜７及び保護層とじての窒化シリコン膜１２を
各々０，３μｍの膜厚で連続形成する。
次に、第２図（ｅ）に示すようにプラズマＣＶＤ法によ
シ形成さｎた３１−の模をフォトリソグラフィ・エツチ
ングにより、所定の形状に加工する。
シ形成さｎた３１−の模をフォトリソグラフィ・エツチ
ングにより、所定の形状に加工する。
≠椿次に％第２図げ）に示すように、ドレイン・ソース
電極部分の保護層の・窒化シリコン膜１２を７オトリソ
グラフイーエツチングにより取除く。
電極部分の保護層の・窒化シリコン膜１２を７オトリソ
グラフイーエツチングにより取除く。
チャｌネル部は、保護層の窒化シリコン膜１２で扱われ
ている。
ている。
次に、第２図（ｇ）に示すように、ドレイン・ソース電
極用のｎアモルファスシリコンｒＡ８ｔプラズマＣＶＤ
法で、クロム膜１０をスパッタ法で各々膜厚Ｑ、０５
ａｍ 、 ０．１５ ｔｔｍに形成する。
極用のｎアモルファスシリコンｒＡ８ｔプラズマＣＶＤ
法で、クロム膜１０をスパッタ法で各々膜厚Ｑ、０５
ａｍ 、 ０．１５ ｔｔｍに形成する。
次に、第２図（ｈ）に示すようにフォトリングラフィφ
エツチングにより、所定の形状にドレイン・ソース電極
１６を加工する。この工程で、表示電極上のゲート電極
用クロム；漠、オーミックコンタクト用ｎ＋アモルファ
スシリコン膜及びドレイン・ソース電極用クロム膜が取
除かれる。
エツチングにより、所定の形状にドレイン・ソース電極
１６を加工する。この工程で、表示電極上のゲート電極
用クロム；漠、オーミックコンタクト用ｎ＋アモルファ
スシリコン膜及びドレイン・ソース電極用クロム膜が取
除かれる。
最後に、第２図（ｉ）に示すように、基板全体の保繰層
として、ポリイミド［１８をスビーナー法ニより塗布焼
成し形成する。
として、ポリイミド［１８をスビーナー法ニより塗布焼
成し形成する。
以上述べた製造方法においては、二番目の工程でＩＴＯ
ｌｌ＆２をクロム膜３で覆いトランジスタ形成後クロム
膜を除去しているので、プラズマＣＶＤ法による形成時
、ＩＴＯ模面はプラズマ雰囲気中にさらされることはな
い。
ｌｌ＆２をクロム膜３で覆いトランジスタ形成後クロム
膜を除去しているので、プラズマＣＶＤ法による形成時
、ＩＴＯ模面はプラズマ雰囲気中にさらされることはな
い。
第３図（ａ）〜（ｈ）は木簡２の発明の一実施例を説明
するための工程順に示した頑スタガー博造薄膜電界効果
トランジスタの断面図である。
するための工程順に示した頑スタガー博造薄膜電界効果
トランジスタの断面図である。
まず、第３１ｆｆｉ（ａ）に示すように、ガラス基板ｌ
にＩＴＯ膜２をスパッタ法によ）、膜４０．１μｍに形
成する。
にＩＴＯ膜２をスパッタ法によ）、膜４０．１μｍに形
成する。
次に、第３図（ｂ）に示すようにドレイン・ソース電極
としてクロム膜３をスパッタ法により、膜厚０．１５μ
ｍに形成する。
としてクロム膜３をスパッタ法により、膜厚０．１５μ
ｍに形成する。
次に１第３図（Ｃ）に示すようにオーミックコンタクト
のために計アモルファスシリコン膜８をプラズマＣＶＤ
法によりｇＪｉｏ、０５μｍに形成する。
のために計アモルファスシリコン膜８をプラズマＣＶＤ
法によりｇＪｉｏ、０５μｍに形成する。
次に、第３図ｔｄ）に示すように３層に形成された膜を
フォトリングラフィ・エツチングにより所定のドレイン
電極１９と、ソース電極９衷示電極の形状に加工する。
フォトリングラフィ・エツチングにより所定のドレイン
電極１９と、ソース電極９衷示電極の形状に加工する。
次に、第３図１６）に示すように２チヤンバーのインラ
イン方式のプラズマＣＶＩ）装置を用い、アモルファス
シリコンｇ７及びゲート絶縁層としての窒化シリコン膜
６を各々０．３μｍ（Ｑ膜厚に連続形成する。
イン方式のプラズマＣＶＩ）装置を用い、アモルファス
シリコンｇ７及びゲート絶縁層としての窒化シリコン膜
６を各々０．３μｍ（Ｑ膜厚に連続形成する。
次に、第３図（ｆ）Ｋ示すように、ゲート−極用として
クロム［３をスパッタ法で膜厚０．１５μｍに形成する
。
クロム［３をスパッタ法で膜厚０．１５μｍに形成する
。
次に、第３図（ｇ）に示すようにフォトリソグラフィ・
エツチングによりゲート電極２２．ソース電極２１．ｆ
ｉ示電極１３を加工する。この工程で、表示電悌上のド
レイン・ソース電極剤クロム映。
エツチングによりゲート電極２２．ソース電極２１．ｆ
ｉ示電極１３を加工する。この工程で、表示電悌上のド
レイン・ソース電極剤クロム映。
ｎ＋アモルファスシリコン膜、アモルファスシリコン膜
、窒化シリコン膜、ゲート電極用クロム膜が取除かれる
。
、窒化シリコン膜、ゲート電極用クロム膜が取除かれる
。
最後に、第３図（ｈ）に示すように、基板全体の保護１
−とじてポリイミド模１８をスピーチ−法により塗布焼
成し形成する。
−とじてポリイミド模１８をスピーチ−法により塗布焼
成し形成する。
この実施例においても前述の第１の発明の第１゜第２の
実施例と同様に、表示電極用のＩＴＯ［は、プラズマＣ
ＶＤ法による形成時、クロム膜で榎われているのでプラ
ズマ雰囲気にさらされることはない。
実施例と同様に、表示電極用のＩＴＯ［は、プラズマＣ
ＶＤ法による形成時、クロム膜で榎われているのでプラ
ズマ雰囲気にさらされることはない。
以上説明したように１本発明は、薄膜電界効果トランジ
スタを形成する間、表示電極用のＩＴＯ膜が金属膜で榎
われているようにしたので、プラズマＣＶＤ法の形成時
のプラズマダメージを受けないという効果がある。
スタを形成する間、表示電極用のＩＴＯ膜が金属膜で榎
われているようにしたので、プラズマＣＶＤ法の形成時
のプラズマダメージを受けないという効果がある。
また、従来の製造方法では表示電極とゲート電極、ある
いはドレイン・ソース電極を各々別にパターン加工して
いたが、本発明では表示電極はゲート電極（あるいはド
レイン・ソース電極）と同一工程でパターン加工され、
且つ、表示電極上の金属膜はドレイン・ソース電極（あ
るいはゲート電極）のパターン形成時に除去するので従
来の製造方法と比ベホトリソグラフイ工程が１工程少な
くてすむという効果がある。
いはドレイン・ソース電極を各々別にパターン加工して
いたが、本発明では表示電極はゲート電極（あるいはド
レイン・ソース電極）と同一工程でパターン加工され、
且つ、表示電極上の金属膜はドレイン・ソース電極（あ
るいはゲート電極）のパターン形成時に除去するので従
来の製造方法と比ベホトリソグラフイ工程が１工程少な
くてすむという効果がある。
第１図ｔ８）〜（ｉ）は第１の発明の第１の実施例を説
明するための工程順に示した逆スタガー構造薄膜電界効
果トランジスタの断面図、第２図（ａ）〜（ｉ）は第１
の発明の第２の実施例を説明するための工程順に示した
逆スタガー構造４１）ｇ電界効果トランジスタの断面図
、第３図（ａ）〜ｔｈ）は１）ｇ２の発明の一実施例を
説明するだめの工程順に示した順スタガー構造薄膜電界
効果トランジスタの１）′ｒ面図である。 １・・・・・・ガラス基板、２・・・・・・ＩＴＯｄ、
３・・・・・・クロム膜、４・・・・・・ゲート電極、
５・・・・・・表示電極、６・・・・・・窒化シリコン
膜、７・・・・・・アモルファスシリコ７ｍ％ ８・・
・・・・ｎ＋アモルファスシリコンｌ１ｇ、１０−・・
・・・クロム膜、１）・・パ・・・チャネル部、１２・
−・・・・窒化シリコン膜、１３・・・・・・ＩＴＯ表
示電極、１６・・・・・・ソース・ドレイン電極、１８
・・・・・・ポリイミド、１９・・・・・・ドレイン電
極、２１・・・・・・ソース電極、２２・・・・・・ゲ
ート電極。 芽 １ 図 茅 ２Ｉ！１ ／ｑ￥Ｌイン１虹ネジ３ ＄ ３ 図
明するための工程順に示した逆スタガー構造薄膜電界効
果トランジスタの断面図、第２図（ａ）〜（ｉ）は第１
の発明の第２の実施例を説明するための工程順に示した
逆スタガー構造４１）ｇ電界効果トランジスタの断面図
、第３図（ａ）〜ｔｈ）は１）ｇ２の発明の一実施例を
説明するだめの工程順に示した順スタガー構造薄膜電界
効果トランジスタの１）′ｒ面図である。 １・・・・・・ガラス基板、２・・・・・・ＩＴＯｄ、
３・・・・・・クロム膜、４・・・・・・ゲート電極、
５・・・・・・表示電極、６・・・・・・窒化シリコン
膜、７・・・・・・アモルファスシリコ７ｍ％ ８・・
・・・・ｎ＋アモルファスシリコンｌ１ｇ、１０−・・
・・・クロム膜、１）・・パ・・・チャネル部、１２・
−・・・・窒化シリコン膜、１３・・・・・・ＩＴＯ表
示電極、１６・・・・・・ソース・ドレイン電極、１８
・・・・・・ポリイミド、１９・・・・・・ドレイン電
極、２１・・・・・・ソース電極、２２・・・・・・ゲ
ート電極。 芽 １ 図 茅 ２Ｉ！１ ／ｑ￥Ｌイン１虹ネジ３ ＄ ３ 図
Claims (2)
- （１）ガラス基板上に表示電極用導電膜を形成する工程
と、前記導電膜上にゲート電極用金属膜を形成する工程
と、前記導電膜と金属膜を選択エッチングしてゲート電
極と表示電極を形成する工程と、ゲート絶縁層と半導体
層を堆積する工程と、前記ゲート絶縁層と半導体層をエ
ッチングして所定形状のゲート絶縁膜とソース・ドレイ
ン領域を形成する工程と、ドレイン・ソース電極用金属
層を形成する工程と、ドレイン・ソース電極及びチャネ
ル部を所定の形にエッチングする工程と、前記表示電極
上に被覆されている前記ゲート電極用金属膜を除去する
工程とを含むことを特徴とする薄膜電界効果トランジス
タアレイの製造方法。 - （２）ガラス基板上に表示電極用導電膜を形成する工程
と、ドレイン・ソース電極用金属膜を形成する工程と、
オーミックコンタクト用半導体層を形成する工程と、前
記表示電極用導電膜と前記ドレイン・ソース電極用金属
膜と前記オーミックコンタクト用半導体層とを所定のド
レイン電極、ソース電極、表示電極の形状にエッチング
する工程と、ドレイン・ソース用半導体層、ゲート絶縁
膜を順次堆積する工程と、ゲート電極用金属膜を形成す
る工程と、エッチングしてゲート電極、ソース電極、ソ
ース領域、ドレイン電極、ドレイン領域、表示電極を形
成すると共に表示電極上の前記ドレイン・ソース電極用
金属膜、オーミックコンタクト用半導体層、ドレイン・
ソース用半導体層、ゲート絶縁膜及びゲート電極用金属
膜を除去する工程とを含むことを特徴とする薄膜電界効
果トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225259A JPS6284563A (ja) | 1985-10-08 | 1985-10-08 | 薄膜電界効果トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225259A JPS6284563A (ja) | 1985-10-08 | 1985-10-08 | 薄膜電界効果トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284563A true JPS6284563A (ja) | 1987-04-18 |
Family
ID=16826508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225259A Pending JPS6284563A (ja) | 1985-10-08 | 1985-10-08 | 薄膜電界効果トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0876144A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | 薄膜トランジスタの製造方法 |
| US6839098B2 (en) * | 1987-06-10 | 2005-01-04 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| JP2008306167A (ja) * | 2007-06-08 | 2008-12-18 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ及びその製造方法 |
-
1985
- 1985-10-08 JP JP60225259A patent/JPS6284563A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6839098B2 (en) * | 1987-06-10 | 2005-01-04 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US6992744B2 (en) | 1987-06-10 | 2006-01-31 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7196762B2 (en) | 1987-06-10 | 2007-03-27 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7450210B2 (en) | 1987-06-10 | 2008-11-11 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| JPH0876144A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | 薄膜トランジスタの製造方法 |
| JP2008306167A (ja) * | 2007-06-08 | 2008-12-18 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ及びその製造方法 |
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