JPS6285369A - プロセツサ間のデ−タ転送方式 - Google Patents
プロセツサ間のデ−タ転送方式Info
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- JPS6285369A JPS6285369A JP22471885A JP22471885A JPS6285369A JP S6285369 A JPS6285369 A JP S6285369A JP 22471885 A JP22471885 A JP 22471885A JP 22471885 A JP22471885 A JP 22471885A JP S6285369 A JPS6285369 A JP S6285369A
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- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数のプロセッサの間で行うデータフレームを
転送方式に関し、特にデータフレームの転送を非同期に
行うシステムに適したプロセッサ間データ転送方式に関
する。
転送方式に関し、特にデータフレームの転送を非同期に
行うシステムに適したプロセッサ間データ転送方式に関
する。
従来、複数プロセッサ間で行うデータ転送方式として、
例えばインテル社のＭＩＰ方式が知られて−いる。この
方式は、２つのプロセッサが共有メモリを介してデータ
転送を行う方式であり、共有メモリ内に複数のデータ転
送用エリアと、これらのデータ転送用エリアへの登録ポ
インタおよび取出しポインタが設けられる。データを転
送する側のプロセッサは、登録ポインタの内容から次に
データを書込むべきデータ転送エリアのアドレスを求め
、このアドレスに該当するデータ転送用エリアに転送デ
ータを書込んだ後、登録ポインタを更新する。一方、デ
ータを受取る側のプロセッサは、取出しポインタの内容
から次にデータを取出すべきデータ転送エリアのアドレ
スを求め、このアドレスに該当するデータ転送用エリア
から転送データを取出し、その後で取出しポインタを更
新する。
例えばインテル社のＭＩＰ方式が知られて−いる。この
方式は、２つのプロセッサが共有メモリを介してデータ
転送を行う方式であり、共有メモリ内に複数のデータ転
送用エリアと、これらのデータ転送用エリアへの登録ポ
インタおよび取出しポインタが設けられる。データを転
送する側のプロセッサは、登録ポインタの内容から次に
データを書込むべきデータ転送エリアのアドレスを求め
、このアドレスに該当するデータ転送用エリアに転送デ
ータを書込んだ後、登録ポインタを更新する。一方、デ
ータを受取る側のプロセッサは、取出しポインタの内容
から次にデータを取出すべきデータ転送エリアのアドレ
スを求め、このアドレスに該当するデータ転送用エリア
から転送データを取出し、その後で取出しポインタを更
新する。
双方のプロセッサは、登録ポインタと取出しポインタを
比較することにより、データ転送用エリアが満杯か空か
を知ることができる。然るに、このインテル社のＭＩＰ
方式は、転送データに対する受信側プロセッサの処理の
終了を待たずに次データの転送ができるという利点があ
る反面、登＠／取出、しポインタの比較、ポインタから
のデータ転送エリア・アドレスの算出、登録／取出しポ
インタの更新という処理が必要となるため、処理時間が
長くなるという不都合がある。
比較することにより、データ転送用エリアが満杯か空か
を知ることができる。然るに、このインテル社のＭＩＰ
方式は、転送データに対する受信側プロセッサの処理の
終了を待たずに次データの転送ができるという利点があ
る反面、登＠／取出、しポインタの比較、ポインタから
のデータ転送エリア・アドレスの算出、登録／取出しポ
インタの更新という処理が必要となるため、処理時間が
長くなるという不都合がある。
一方、処理時間を減少できる他の方式として例えば、特
開昭５８−９７９４４号公報に記載の方法がある。この
方式は、共有メモリとは別にハードウェアでＦＩＦＯキ
ューを用意し、共用メモリ内にあるデータ転送エリアの
アドレスだけをＦＩＦＯキューを介して伝達するように
している。しかしながら、この方式においても、共有メ
モリ内にある空データ転送エリア・キューからデータ転
送エリアを取り出すための処理でオーバヘッドが生ずる
という欠点があった。
開昭５８−９７９４４号公報に記載の方法がある。この
方式は、共有メモリとは別にハードウェアでＦＩＦＯキ
ューを用意し、共用メモリ内にあるデータ転送エリアの
アドレスだけをＦＩＦＯキューを介して伝達するように
している。しかしながら、この方式においても、共有メ
モリ内にある空データ転送エリア・キューからデータ転
送エリアを取り出すための処理でオーバヘッドが生ずる
という欠点があった。
本発明の目的は、プロセッサ間のデータ転送に際し、受
信側プロセッサの転送データに対する処理のの終了を待
たずに次データの転送ができ、かつ、データ転送のため
の処理時間を短縮できるようにしたプロセッサ間データ
転送方式を提供することにある。
信側プロセッサの転送データに対する処理のの終了を待
たずに次データの転送ができ、かつ、データ転送のため
の処理時間を短縮できるようにしたプロセッサ間データ
転送方式を提供することにある。
（発明の概要〕
上記目的を達成するため５本発明のマルチプロセッサ・
システムは、第１．第２のプロセッサと、上記第１のプ
ロセッサからデータ書き込み可能な第１のレジスタと、
上記第２のプロセッサからデータ読取り可能な第２のレ
ジスタと、上記第１゜第２のレジスタ間に介在し、上記
第１のプロセッサからの命令に応答して」−２第１のレ
ジスタ内のデータを取り込み、上記第２のプロセッサか
らの命令に応じて」；２第２のレジスタヘデータを出力
動作する先入れ先出し形のバッファ・メモリ手段とを有
し、上記第１のプロセッサが第１７のレジスタを介して
上記バッファメモリ手段に書き込んだデータを、上記第
２のプロセッサが上記第２のレジスタを介して受取るよ
うにしたことを特徴とする。
システムは、第１．第２のプロセッサと、上記第１のプ
ロセッサからデータ書き込み可能な第１のレジスタと、
上記第２のプロセッサからデータ読取り可能な第２のレ
ジスタと、上記第１゜第２のレジスタ間に介在し、上記
第１のプロセッサからの命令に応答して」−２第１のレ
ジスタ内のデータを取り込み、上記第２のプロセッサか
らの命令に応じて」；２第２のレジスタヘデータを出力
動作する先入れ先出し形のバッファ・メモリ手段とを有
し、上記第１のプロセッサが第１７のレジスタを介して
上記バッファメモリ手段に書き込んだデータを、上記第
２のプロセッサが上記第２のレジスタを介して受取るよ
うにしたことを特徴とする。
以下、本発明の１実施例を図面を参照して説明する。
第１図は１本発明を適用するマルチプロセッサシステム
の全体構成を示すブロック図であり、複数のプロセッサ
モジュールＰＭ−１〜Ｐ Ｍ −ｍがコモン・バス１に
より互いに接続されている。
の全体構成を示すブロック図であり、複数のプロセッサ
モジュールＰＭ−１〜Ｐ Ｍ −ｍがコモン・バス１に
より互いに接続されている。
各プロセッサジュールは、プロセッサ（ＣＰｔＪ）３、
プロセッサの動作を規定するプロゲラ１１及びプロセッ
サ動作時のワークデータを格納するためのローカルメモ
リ（ＬＭ）４．他プロセツサモジュールとのデータ転送
のために使用するプアースト・イン・ファースト・アウ
ト（ＦＩＦＯ）バッファ装５Ｒ（ＢＦ）５、及び、それ
らを接続するローカルバス（ＬＢ）１３から構成される
。
プロセッサの動作を規定するプロゲラ１１及びプロセッ
サ動作時のワークデータを格納するためのローカルメモ
リ（ＬＭ）４．他プロセツサモジュールとのデータ転送
のために使用するプアースト・イン・ファースト・アウ
ト（ＦＩＦＯ）バッファ装５Ｒ（ＢＦ）５、及び、それ
らを接続するローカルバス（ＬＢ）１３から構成される
。
第２図にＦＩＦＯバッファ装置の構成例を示す。バッフ
ァ装置５は、アドレスデコーダ６及び１２゜コマンド／
ステータス・レジスタ７及び１１、データレジスタ８−
１〜８−ｎ、及び１０−１〜１０−ｎ、ＦＩＦＯメモリ
９−１〜９− ｎ 、アドレスデコーダからレジスタの
データ入力信号線１００及び１０７、アドレスデコーダ
からレジスタへのデータ出力信号線１０１及び１０８、
アドレスデコーダからデータレジスタへのデータ入力信
号線１０３−１〜１０３− ｎ 、 レジスタからＦＩ
ＦＯへのデータ入力信号線１０４−１〜１０４−ｎ、
ＦＩＦＯ９−１からレジスタ７へのＦＩＦＯｆｕｌｌ信
号線１０５、 ＦＩＦＯ９−１からレジスタ１】−への
ＦＩＦＯｅｍｐｔｙ信号！１０６． レジスタ１１から
データレジスタへのデータ入力信号ｆｉ１０９−１〜１
０９−ｎ、 レジスタからＰＩＦＯへのデータ出力信号
線１１、１−１〜１１１−ｎ、レジスタ７からデータレ
ジスタへのデータ出力信号線１０２−１〜１０２−ｎ、
アドレスデコーダからデータレジスタへのデータ出力信
号線１１０−１〜１１０−ｎから構成される。
ァ装置５は、アドレスデコーダ６及び１２゜コマンド／
ステータス・レジスタ７及び１１、データレジスタ８−
１〜８−ｎ、及び１０−１〜１０−ｎ、ＦＩＦＯメモリ
９−１〜９− ｎ 、アドレスデコーダからレジスタの
データ入力信号線１００及び１０７、アドレスデコーダ
からレジスタへのデータ出力信号線１０１及び１０８、
アドレスデコーダからデータレジスタへのデータ入力信
号線１０３−１〜１０３− ｎ 、 レジスタからＦＩ
ＦＯへのデータ入力信号線１０４−１〜１０４−ｎ、
ＦＩＦＯ９−１からレジスタ７へのＦＩＦＯｆｕｌｌ信
号線１０５、 ＦＩＦＯ９−１からレジスタ１】−への
ＦＩＦＯｅｍｐｔｙ信号！１０６． レジスタ１１から
データレジスタへのデータ入力信号ｆｉ１０９−１〜１
０９−ｎ、 レジスタからＰＩＦＯへのデータ出力信号
線１１、１−１〜１１１−ｎ、レジスタ７からデータレ
ジスタへのデータ出力信号線１０２−１〜１０２−ｎ、
アドレスデコーダからデータレジスタへのデータ出力信
号線１１０−１〜１１０−ｎから構成される。
第３図は上記システムにおけるメモリマツプを示す。１
００ Ｈ〜１００ Ｈ＋ ｎ番地（ｎは転送データフレ
ームの最大値）はプロセッサ・モジュー／ｌ／ＰＭ−１
宛の送信エリア、２００ Ｈ〜２００ Ｈ＋ｎ番地はＰ
Ｍ−２宛の送信エリアとなっており。
００ Ｈ〜１００ Ｈ＋ ｎ番地（ｎは転送データフレ
ームの最大値）はプロセッサ・モジュー／ｌ／ＰＭ−１
宛の送信エリア、２００ Ｈ〜２００ Ｈ＋ｎ番地はＰ
Ｍ−２宛の送信エリアとなっており。
これらのエリアはコモンバス１経由でアクセスされる。
１０００Ｈ”１Ｏ０００Ｈ＋ ｎ 番地はプロセッサ・
モジュールの受信エリアであり、ローカルパス１３経由
でアクセスされる。プロセッサ・モジュール宛の送信エ
リアの最初の１バイトは、コマンド／ステータスレジス
タ７が割当てられ、２バイト目以降にはデータレジスタ
８が順次割り当てられている。一方、各プロセッサ・モ
ジュールの受信エリアの最初の１バイトにはコマンド／
ステータスレジスタ１１が割当てられ、２バイト目以降
にはデータレジスタ１０が順次に割り当てられているつ 第４図は、コマンド／ステータスレジスタ７のビット割
当てを示す。２°はデータ入力ビットであり、ＣＰＵが
該ビット「１」を書込むと、信号線１０２−１．〜１０
２−ｎ及び１０４−１〜１、０４− ｎが流れ、データ
レジスタ８の内容がＦＩＦＯメモリ９に入る。２工はフ
ルビットであり、ＦＩＦＯメモリ９に空エリアがない時
、信号線１０５に信号が流れ、該ビットは「１」となる
。２ｚは使用中を示すビットであり、データレジスタ８
への書込み排他制御に用いられる。
モジュールの受信エリアであり、ローカルパス１３経由
でアクセスされる。プロセッサ・モジュール宛の送信エ
リアの最初の１バイトは、コマンド／ステータスレジス
タ７が割当てられ、２バイト目以降にはデータレジスタ
８が順次割り当てられている。一方、各プロセッサ・モ
ジュールの受信エリアの最初の１バイトにはコマンド／
ステータスレジスタ１１が割当てられ、２バイト目以降
にはデータレジスタ１０が順次に割り当てられているつ 第４図は、コマンド／ステータスレジスタ７のビット割
当てを示す。２°はデータ入力ビットであり、ＣＰＵが
該ビット「１」を書込むと、信号線１０２−１．〜１０
２−ｎ及び１０４−１〜１、０４− ｎが流れ、データ
レジスタ８の内容がＦＩＦＯメモリ９に入る。２工はフ
ルビットであり、ＦＩＦＯメモリ９に空エリアがない時
、信号線１０５に信号が流れ、該ビットは「１」となる
。２ｚは使用中を示すビットであり、データレジスタ８
への書込み排他制御に用いられる。
第５図はコマンド／ステータスレジスタ１１のビット割
当てを示す。
当てを示す。
２０はデータ出力ビットであり、ＣＰＵが該ビットに１
を書き込むと信号線１０９−１〜１０９−ｎ及び１１１
−１〜１１１−ｎに信号が流れ。
を書き込むと信号線１０９−１〜１０９−ｎ及び１１１
−１〜１１１−ｎに信号が流れ。
Ｆ Ｉ Ｉ／ Ｏメモリ９からデータレジスタ１０にデ
ータが送られる。２１ビツトはエンプティビットであり
、ＦＩＦＯメモリ９のデータがない時ｒｌＪとなる。
ータが送られる。２１ビツトはエンプティビットであり
、ＦＩＦＯメモリ９のデータがない時ｒｌＪとなる。
次に、プロセッサ・モジュールＰＭ−１からＰＭ−２へ
データ転送を行う場合を例にとって、上記装置の動作を
説明する。第６図にＰ Ｍ −１に含まれるプロセッサ
ＣＰＵ３−１の送信処理時の動作フローチャートを示す
、ＣＰＵ３−１は、先ず、相手プロセッサ・モジュール
ＰＭ−２のデータレジスタが使用中ではないことを確認
する６具体的には、２００Ｈ番地のコマンド／ステータ
スレジスタの２ｚビツト（使用中ビット）が「０」かど
うかを判定する。この判定の結果、もし、「１」であれ
ば「０」になるのを待ち、「０」であれば「１」にして
次の動作に移る。なお、このｒＯＪチェック、「１」セ
ット動作は排他的に行う必要があり、テスト・アンド・
セットで行う。
データ転送を行う場合を例にとって、上記装置の動作を
説明する。第６図にＰ Ｍ −１に含まれるプロセッサ
ＣＰＵ３−１の送信処理時の動作フローチャートを示す
、ＣＰＵ３−１は、先ず、相手プロセッサ・モジュール
ＰＭ−２のデータレジスタが使用中ではないことを確認
する６具体的には、２００Ｈ番地のコマンド／ステータ
スレジスタの２ｚビツト（使用中ビット）が「０」かど
うかを判定する。この判定の結果、もし、「１」であれ
ば「０」になるのを待ち、「０」であれば「１」にして
次の動作に移る。なお、このｒＯＪチェック、「１」セ
ット動作は排他的に行う必要があり、テスト・アンド・
セットで行う。
次に、２００Ｈ番地の２１ビツト（フルビット）を、
調べ、ＦＩＦＯメモリに空きエリアがあるか否か番確認
する。もし、「１」であれば、「０」になるのを待つ。
調べ、ＦＩＦＯメモリに空きエリアがあるか否か番確認
する。もし、「１」であれば、「０」になるのを待つ。
「０」であれば、２０１ Ｈ−２００Ｈ＋ ｎ番地に転
送データを書込み、次いで、２００Ｈ番の２０ビツト（
データ入力ビット）に「１」を書込むことにより、デー
タをＦＩＦＯメモリに送る。
送データを書込み、次いで、２００Ｈ番の２０ビツト（
データ入力ビット）に「１」を書込むことにより、デー
タをＦＩＦＯメモリに送る。
第７図に受取側のプロセッサ・モジュールＰＭ−２に含
まれるＣＰＵ３−２の受信処理フローを示す。受信側の
ＣＰＵは、先ず１０００ Ｈ番地のコマンド／ステータ
スレジスタの２１ビツトを調べ、ＦＩＦＯメモリ内にデ
ータがあるか否かを判定する。
まれるＣＰＵ３−２の受信処理フローを示す。受信側の
ＣＰＵは、先ず１０００ Ｈ番地のコマンド／ステータ
スレジスタの２１ビツトを調べ、ＦＩＦＯメモリ内にデ
ータがあるか否かを判定する。
もし、「１」であれば、これがｒＯＪになるのを待つ、
「０」であれば１００ＯＨ番地の２０ビツトデータ出力
ビツトに１を書込み、ＦＩＦＯメモリからデータレジス
タにデータを取り込んだ後、１００．１Ｈ〜１０００Ｈ
＋ ｎ番地のデータレジスタ内のデータの受信処理を行
う。
「０」であれば１００ＯＨ番地の２０ビツトデータ出力
ビツトに１を書込み、ＦＩＦＯメモリからデータレジス
タにデータを取り込んだ後、１００．１Ｈ〜１０００Ｈ
＋ ｎ番地のデータレジスタ内のデータの受信処理を行
う。
本実施例によれば、受信側プロセッサの転送データに対
する処理終了を待つことなく、転送側プロセッサからの
次のデータの転送ができ、データ転送処理時間を短くで
きるため、プロセッサ間通信のスループットを高めるこ
とができる。
する処理終了を待つことなく、転送側プロセッサからの
次のデータの転送ができ、データ転送処理時間を短くで
きるため、プロセッサ間通信のスループットを高めるこ
とができる。
以下の如く、本発明によれば、受信側プロセッサの転送
データに対する処理終了を待たずに転送側プロセッサか
らの次データの転送ができ、かつ処理時間の短いプロセ
ッサ間データ転送ができるため、プロセッサ間データ転
送のスループットの高い、マルチプロセッサシステムを
構築できる。
データに対する処理終了を待たずに転送側プロセッサか
らの次データの転送ができ、かつ処理時間の短いプロセ
ッサ間データ転送ができるため、プロセッサ間データ転
送のスループットの高い、マルチプロセッサシステムを
構築できる。
第１図はマルチプロセッサシステムの構成図。
第２回はＦＩＦＯバッファ装置の構成図、第３図はマル
チプロセッサシテムのメモリマツプ、第４図はコマンド
／ステータス７のビット割当て図、第５図はコマンド／
ステータスレジスタ１１のビット割当て図、第６図は送
信側ＣＰＣ処理のフローチャート、第７図は受信側ＣＰ
Ｕの処理フローチャートを示す。 １・・・コモンバス、２・・・プロセッサモジュール、
３・・・ＣＰ Ｕ、４・・・ローカルメモリ、５・・・
バッファＦＩＦＯ装置、６・・・アドレスデコーダ、７
・・・コマンド／ステータスレジスタ、８・・・データ
レジスタ、９・・・ＦＩＦＯｌｌｏ・・・データレジス
タ、１１・・・コマンド／ステータスレジスタ、１２・
・・アドレスデコーダ、１３・・・ローカルバス。
チプロセッサシテムのメモリマツプ、第４図はコマンド
／ステータス７のビット割当て図、第５図はコマンド／
ステータスレジスタ１１のビット割当て図、第６図は送
信側ＣＰＣ処理のフローチャート、第７図は受信側ＣＰ
Ｕの処理フローチャートを示す。 １・・・コモンバス、２・・・プロセッサモジュール、
３・・・ＣＰ Ｕ、４・・・ローカルメモリ、５・・・
バッファＦＩＦＯ装置、６・・・アドレスデコーダ、７
・・・コマンド／ステータスレジスタ、８・・・データ
レジスタ、９・・・ＦＩＦＯｌｌｏ・・・データレジス
タ、１１・・・コマンド／ステータスレジスタ、１２・
・・アドレスデコーダ、１３・・・ローカルバス。
Claims (1)
- 第１、第２のプロセッサと、上記第１のプロセッサから
データ書き込み可能な第１のレジスタと、上記第２のプ
ロセッサからデータ読取り可能な第２のレジスタと、上
記第１、第２のレジスタ間に介在し、上記第１のプロセ
ッサからの命令に応答して上記第１のレジスタ内のデー
タを取り込み、上記第２のプロセッサからの命令に応じ
て上記第２のレジスタへデータを出力動作する先入れ先
出し形のバッファ・メモリ手段とを有し、上記第１のプ
ロセッサが第１レジスタを介して上記バッファメモリ手
段に書込んだデータを、上記第２のプロセッサが上記第
２のレジスタを介して受取るようにしたことを特徴とす
る複数プロセッサ間のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224718A JPH0785234B2 (ja) | 1985-10-11 | 1985-10-11 | プロセツサ間のデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224718A JPH0785234B2 (ja) | 1985-10-11 | 1985-10-11 | プロセツサ間のデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285369A true JPS6285369A (ja) | 1987-04-18 |
| JPH0785234B2 JPH0785234B2 (ja) | 1995-09-13 |
Family
ID=16818158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224718A Expired - Fee Related JPH0785234B2 (ja) | 1985-10-11 | 1985-10-11 | プロセツサ間のデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785234B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423360A (en) * | 1987-07-17 | 1989-01-26 | Sumitomo Electric Industries | Message transfer device |
| JPH01147671A (ja) * | 1987-12-02 | 1989-06-09 | Hitachi Ltd | グラフイツク表示制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53127248A (en) * | 1977-04-13 | 1978-11-07 | Toshiba Corp | Composite computer system |
| JPS56152067A (en) * | 1980-04-25 | 1981-11-25 | Mitsubishi Electric Corp | Microprocessor coupler |
-
1985
- 1985-10-11 JP JP60224718A patent/JPH0785234B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53127248A (en) * | 1977-04-13 | 1978-11-07 | Toshiba Corp | Composite computer system |
| JPS56152067A (en) * | 1980-04-25 | 1981-11-25 | Mitsubishi Electric Corp | Microprocessor coupler |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423360A (en) * | 1987-07-17 | 1989-01-26 | Sumitomo Electric Industries | Message transfer device |
| JPH01147671A (ja) * | 1987-12-02 | 1989-06-09 | Hitachi Ltd | グラフイツク表示制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785234B2 (ja) | 1995-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |