JPS6285441A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 誘電体分離方式の半導体装置の製造方法の改良であり、
集積度を向１、（７、さらには、素ｒ形成領域の半導体
単結晶層の厚さを領域によって異ならせることをｎ（能
にする４１１である。

本発明は二つの発明を含み、第１の発明は、一導電型の
半導体基板Ｉ−の素子分離領域番と、＊　、Ｊｉ性ドラ
イエツチング法を使用して第１の溝を形成し、この第１
の溝内を酸化してこの第１の溝内に第１の絶縁物層を形
成し、−導゛市型の半導体層を形成し、素子分離領域に
、異方性ウェー２トエツチング法を使用して第２の溝を
形成ｔ７、この８８２の溝内を含め全面を酸化【７て第
２の絶縁物層を形成し、半導体層を形成し、前記の−１
１１のゝト導体基板の裏面を研磨１７て前記の第１の絶
縁物層を露出し、前記の第１の絶縁物層と前記の第２の
絶縁物層とに囲まれた一導電４りのｔ導体領域に素子−
を形成するＩ−程をイ１するＹ−導体装置の製造方法で
あり、第２の発明は、一導電型の半導体基板１：の素子
分離領域に、異方性ドライエツチングＶ、を使用１７で
第１の溝を形成し、全面を酸化して前記の第１の溝内に
第１の絶縁物層を形成するとともに、全面に第３の絶縁
物層を形成し、この第３の絶縁物層を一部の素子分離領
域から除去し、一導電型の゛Ｆ導体層を形成し、前記の
第３の絶縁物層に覆われていない素子分離領域に、異方
性ウェットエツチング法を使用１７て第２の溝を形成し
、この第２の溝内を含め全面を酸化【７て第２の絶縁物
層を形成し、土、導体層を形成し、前記の一導電型の′
ｆ−導体基板の裏面を研磨して前記の第１の絶縁物層を
露出し、前記の第１の絶縁物層と前記の第２の絶縁物層
または第３の絶縁物層とに囲まれた一導電型の゛Ｌ導体
領域に素ｒ−を形成するＩ−程を有する半導体装置の製
造方法である。

〔産業上の利用分野〕

本発明は半導体装置の製造方法の改良に関する。特に、
集積度を向１゜１２、さらには、素り形成領域の半導体
中結晶層の厚さを領域によって異ならせることを口［能
にする改良に関する。

〔従来の技術〕

絶縁物層をもって素ｒ−分離をなす誘電体分離方式の半
導体装置のＶ造カフＪ：が知られている。素子分離効果
が顕著であり、基板電位の選釈に全く制限がない等の特
徴がある。

従来技術に係る誘電体分離方式の半導体装置の製造方法
を説明する。

第１２図参照 半導体基板（シリコン基板）ｌを熱酸化１７てその周囲
に絶縁膜１１を形成する。

第１３図参照 素子分離領域から絶縁膜１１を除去し、水酸化カリウム
等を使用してなす異方性ウェットエツチング法を使用し
てＶ溝１２を形成する。

第１図参照 エツチング用マスクと１〜で使用された絶縁膜１１を除
去１７た後、全面を酸化して絶縁ｖ２を形成し、つぐい
て半導体層（多結晶シリコン層）３を形成する。

第１２図参照 半導体基板ｌを裏面から研磨して絶縁膜２の端部を露出
させて半導体基板ｌを島状に残し、ここに、素子を形成
する。

〔発明が解決しようとする問題点〕

１−記した従来技術に係る誘電体分離方式の半導体装置
の製造方法は、下記の欠点を免れない。

イ０例えば水酸化カリウムを使用してなす異方性ウェッ
トエツチング法を使用してなす場合、■溝の断面はお−
むねｉＥＥ角形となるから、■溝の深さを例えば５０Ｉ
Ｌ麿とした場合、■溝の平面幅は８０ル鵬以りを要する
こととなり、■溝のために意外に大きな平面積を必要と
して集積度が劣る。

口、研磨作業には、本来、高精度を期待し難いから、い
くらかオーバーボリッシを前提とせざるをｔりす、さら
に裕度な設ける８賛もあり、この点からも集１Δ爪が劣
る。

ハ、素子形成領域の甲導体中結晶層すなわり島状部の厚
さを領域によって異ならせることは容易ではない。

本発明の目的はこれらの欠点を解消４−ることにあり、
誘電体分離方式のｔ導体装ｒ＃のＶ浩方法において、集
積度を向１．シ、さらには、素子−形成領域の半導体中
結晶層の厚さを、領域によって異ならせることをｒｒ（
能にする改良を提供することにある。

〔問題点を解決するための１段） １−記の目的を達成するために本発明が採った第１の手
段は、一導電型の半導体基板ｌＬの素子分離領域４に、
異方性ドライエツチング法を使用して第１の溝６を形成
し、この第１の溝６内を酸化してこの第１の溝６内に第
１の絶縁物層７を形成し、一導電型の半導体層８を形成
し、素子形成領域４に、異方性ウェッ］・エツチング法
を使用し　゛て第２の溝１０を形成【７、この第２の溝
１０内を含め全面を酸化１．て第２の絶縁物層２０を形
成し、半導体層２１を形成１７、前記の・導電型のｔ導
体基板ｌの裏面を研磨して前記の第１の絶縁物層７を露
出し、前記の第１の絶縁物層７と１１ｊ記の第２の絶縁
物層２０とに囲まれた一導′屯型の半導体領域２２に素
ｒを形成する１゛稈を有する半導体装置の製造方法であ
る。

Ｌ記の目的を達成するために本発明が採った第２の手段
は、一導電型の半導体基板１１−の素子分離領域４に、
異方性ドライエツチング法を使用して第１の溝６を形成
し、全面を酸化して前記の第１の溝６内に第１の絶縁物
層７を形成するとともに、全面に第３の絶縁物層２３を
形成し、この第３の絶縁物層２３を一部の素子形成領域
から除去し、一導電型の半導体層２４を形成し、前記の
第３の絶縁物層２３に覆われていない素子形成領域４に
、異方性ウェットエツチング法を使用して第２の溝１０
を形成し、この第２の溝１０内を含め全面を酸化１７て
第２の絶縁物層２０を形成し、半導体層２１を形成し、
前記の一導゛市型の゛１導体基板ｌの表面を研磨して前
記の第１の絶縁物層７を露出１７、前記の第１の絶縁物
層７と前記の第２の絶縁物層２０または第３の絶縁物層
２３とに囲まれた一導電型の半導体領域２５に素子−を
形成する１：程を有する半導体装置の製造方Ｖ、である
。

〔作用〕

本発明の第１の手段は、素り分離領域に■溝を形成する
に先立って、素子分離領域に垂直溝（第１の溝）を形成
してここに垂直の絶縁物壁を形成し、その１−に半導体
中結晶層を形成し、その後、素子分離領域にＶ溝（第２
の溝）を形成して、ここにも絶縁物層を形成し、その後
、機械的構造体をなす半導体層を形成した後、裏面を研
磨１７て１−記の垂直の絶縁物壁を露出させたものであ
り、半導体装置の表面から見た場合、素子分離は垂直の
絶縁物壁によってなされ、結局、素子分離のために占有
される七面積を、この垂直の絶縁物壁の幅に相当する面
積のみとして、集積度を向１−シたものである。

本発明の第２の手段は、上配給１の手段において、垂直
の溝（第１の溝）を形成した後、・１全面に絶縁膜を形
成して、垂直の絶縁物壁を形成するとともに浅い素子形
成領域の底部に浅い素子形成領域底部絶縁を形成し、厚
い素子−形成領域に対しては１−記の絶縁膜を除去した
後、ここに半導体単結晶層を形成し、その後、１−配給
１の手段と同様にしてＶ溝（第２の溝）を形成しこの表
面を酸化して絶縁物層を形成し、その後、機械的構造体
をなす半導体層を形成し、裏面を研磨してＬ記の垂直の
絶縁物壁を露出させたものであり、１−配給１の手段の
効果に加えて、素子形成領域の半導体単結晶層の厚さを
領域によって異ならせることができる。

〔実施例〕

以下、図面を参照しつ−、本発明の一実施例に係る′ｆ
−導体装置の製造方法についてさらに説明する。

第」ヨ例 第２図参照 ＣＶＤ法を使用して、シリコンＪ、に板ｚ：ニＰＳＧ膜
を厚さ約１．３川■に形成１７た後リソグラフィー法を
使用１．て素子分離領域４から幅約２ＪＬｍの帯状にＰ
ＳＧ膜を除去してエツチング用マスク５を形成する。

第３図参照 四塩化炭素を反応性ガスとする異方性ドライエツチング
法を使用して、深さ約１ｏＩＬ−幅約２１Ｌｍの垂直の
溝（第１の溝）６を形成する。

第４図参照 基板ｌを酸化して、溝６内に第１の絶縁物層７を形成す
る。

第５図参照 使用済みのエツチング用マスク５を溶解除去した後、Ｃ
ＶＤ法を使用Ｉ２て、シリコン層８を厚さ約４０　ｇ層
に成長する。このシリコン層８は第１の絶縁物層７１−
においては多結晶となるが、その他の領域では小結晶と
なる。

つぐいて、表面を酸化した後、リソグラフィーツノ、を
使用してこれを素子分離領域以外から除去してエツチン
グ用マスク９を形成する。

第６図参照 水酸化カリウムとアルコールとの混合液を使用１２てな
す異方性ウェットエツチング法を使用してＶ溝（第２の
溝）１０を形成した後、使用渋みのエツチング用マスク
９を除去する。

第７図参照 全面を酸化して、第２の溝１０内を含めて全面に第２の
絶縁物層２０を形成する。

その後、多結晶シリコン層２１を約４００μ層の厚さに
形成する。

第１１図参照 基板ｌの裏面を研磨して、第１の絶縁物層７の端部を露
出して、第１の絶縁物層７と第２の絶縁物層２０とに囲
まれた単結晶層の島２２を形成し、ここに所望の素子を
形成する。

以１−の工程をもって製造された誘電体分離型の半導体
装置においては、素子分離のために使用される平面は幅
２に腸の帯状領域のみであり、これ以外の平面は素子形
成に利用しうるので集積度が大幅に向にする。

肛叉遺 第８図参照 第１例の場合と同様にして、第１の溝（垂直の溝）６を
形成した後、使用済みのエツチング用マスクを除去し、
全面を酸化して第１の溝（垂直の溝）６内に第１の絶縁
物層７を形成するとともに全面に第３の絶縁物層２３を
形成する。

第９図参照 第３の絶縁物層２３を、素子形成層の厚さを厚くしたい
一部の素子形成領域から除去した後、ＣＶＤ法等を使用
して、基板ｌの導電型と同一の導電型のシリコン中結晶
層２４を形成する。

第１Ｏ図参照 素子分離領域４のうち、第３の絶縁物層に覆われていな
い領域に、水酸化カリウムとアルコールとの混合液をも
ってなす異方性ウェットエツチング法を使用してＶ溝（
第２の溝）　１０を形成する。

第１１図参照 全面を酸化して、第２の溝１０内を含めて全面に第２の
絶縁物層２０を形成する。

その後、多結晶シリコン層２１を約４００１Ｌｍの厚さ
に形成する。

第１図す参照 基板ｌの裏面を研磨して、第１の絶縁物層７の端部を露
出して、第１の絶縁物層７と第２の絶縁物ｆｉ２０また
は第３の絶縁物層２３とに囲まれた単結晶層の島２４を
形成し、ここに所望の素子を形成する。

以１−の工程をもって製造された半導体装置においては
、素子分離のために必須の面積が極めて小さく集積度が
大幅に向上している上に、所望により、素子形成領域の
厚さを領域毎に異ならせて、段違い型にすることができ
る。

〔発明の効果〕

以ヒ説明せるとおり、本発明の第１の手段に係る誘電体
分離方式の半導体装欝の製造方法においては、一導電型
の半導体基板上の素子分離領域に、異方性ドライエツチ
ングＶ、を使用して第１の溝を形成し、該第１の溝内を
酸化して該第１の溝内に第１の絶縁物層を杉成し、・導
電型の半導体層を形成し、素子分離領域に、異方性ウェ
ットエツチング法を使用１．て第２の溝を形成し、該第
２の溝内を含め全面を酸化して第２の絶縁物層を形成し
、半導体層を形成し、前記一導電型の半導体基板の裏面
を研磨して前記第１の溝を露出し、前記第１の絶縁物層
と前記第２の絶縁物層とに囲まれた一導電型の半導体領
域に素子を形成する工程を有するので、素子分離に必須
な面積は、素子形成領域を囲む第１の絶縁物層（垂直の
絶縁物壁）の面積のみであり、その帯状領域の幅は僅か
２ＪＬ腸程度であり、従来技術に比較すると、無視しう
る程度に僅かな面積であり、集積度は大幅に向−卜して
いる。

また、本発明の第２の手段に係る誘電体分離方式の半導
体装置の製造方Ｕ、においては、一導電型の半導体基板
上の素子分離領域に、異方性ドライエツチング法を使用
して第１の溝を形成し、全面を酸化して前記第１の溝内
に第１の絶縁物層を形成するとともに、全面に第３の絶
縁物層を形成１７、該第３の絶縁物層を一部の素子形成
領域から除去し、一導電型の半導体層を形成し、前記第
３の絶縁物層に覆われていない素子分離領域に、異方性
ウェットエンチング法を使用して第２の溝を形成し、該
第２の溝内を含め全面を酸化して第２の絶縁物層を形成
し、半導体層を形成し、前記一導電型の半導体基板の裏
面を研磨して前記第１の溝を露出し、前記第１の絶縁物
層と前記第２の絶縁物層または第３の絶縁物層とに囲ま
れた一導電型の半導体領域に素子を形成する工程を有す
るので、上記の効果に加えて、各素子形成領域の厚さを
所望により異ならせて段違い型にすることができる。

【図面の簡単な説明】

第１図ａは、本発明の第１の手段の一実施例に係る誘電
体分離方式の半導体装置の製造方法を実施して製造した
半導体装置の断面図である。 第１図すは、本発明の第２の手段の一実施例に係る誘電
体分離方式の半導体装置の製造方法を実施して製造した
半導体装置の断面図である。 第２〜７図は、本発明の第１の手段の一実施例に係る誘
電体分離方式の半導体装置の製造方法の工程図である。 第８〜ｌ１図は、本発明の第２の手段の一実施例に係る
誘電体分離方式の半導体装置の製造方法の工程図である
。 第１２〜１５図は、従来技術に係る誘電体分離方式の半
導体装置の製造方法の工程図である。 ｌ・・・半導体基板（シリコン基板）、１１−−・絶縁
膜（エツチング用マスク）、１２・・・Ｖ溝、　２＠・
・絶縁膜、　３・・・半導体層（多結晶シリコン層）、
　　４・　・　会素子分離領域、　５・・・エツチング
用マスク、６・・・第１の溝（垂直の溝）、　　７−・
・第１の絶縁物層、　８・・・半導体層（単結晶シリコ
　７Ｊｌ）、９・・拳エッチンク用マスク、１０・・・
第２の溝（■溝）、　２０−　ゆ　拳第２の絶縁物層、
　２１・・・半導体層（多結晶シリコン層）、　２２・
参・半導体中結晶層の島、２３ψ・・第３の絶縁物層、
　２４會・・半導体層（単結晶シリコン層）、　２５・
・・半導体単結晶層の島。 工程図 第２図 工程図 第３図 工程図 第５図 工程図 工程図 ｌ１１０１！１ 工程図 第１１図 ２’？ −へ　　　　　　　　　　　　　　　　　　　　　、。 ノ　　　　　　２０ノ従来技術 第１２図 従来技術 第１３図

Claims (1)

1. 【特許請求の範囲】 ［１］一導電型の半導体基板（１）上の素子分離領域（
   ４）に、異方性ドライエッチング法を使用して第１の溝
   （６）を形成し、 該第１の溝（６）内を酸化して該第１の溝（６）内に第
   １の絶縁物層（７）を形成し、 一導電型の半導体層（８）を形成し、 素子分離領域（４）に、異方性ウェットエッチング法を
   使用して第２の溝（１０）を形成し、該第２の溝（１０
   ）内を含め全面を酸化して第２の絶縁物層（２０）を形
   成し、 半導体層（２１）を形成し、 前記一導電型の半導体基板（１）の裏面を研磨して前記
   第１の絶縁物層（７）を露出し、 前記第１の絶縁物層（７）と前記第２の絶縁物層（２０
   ）とに囲まれた一導電型の半導体領域（２２）に素子を
   形成する工程を有する半導体装置の製造方法。 ［２］一導電型の半導体基板（１）上の素子分離領域（
   ４）に、異方性ドライエッチング法を使用して第１の溝
   （６）を形成し、 全面を酸化して前記第１の溝（６）内に第１の絶縁物層
   （７）を形成するとともに、全面に第３の絶縁物層（２
   ３）を形成し、 該第３の絶縁物層（２３）を一部の素子形成領域から除
   去し、 一導電型の半導体層（２４）を形成し、 前記第３の絶縁物層（２３）に覆われていない素子分離
   領域（４）に、異方性ウェットエッチング法を使用して
   第２の溝（１０）を形成し、 該第２の溝（１０）内を含め全面を酸化して第２の絶縁
   物層（２０）を形成し、 半導体層（２１）を形成し、 前記一導電型の半導体基板（１）の裏面を研磨して前記
   第１の絶縁物層（７）を露出し、 前記第１の絶縁物層（７）と前記第２の絶縁物層（２０
   ）または第３の絶縁物層（２３）とに囲まれた一導電型
   の半導体領域（２５）に素子を形成する工程を有する半
   導体装置の製造方法。