JPS628560A - アクテイブマトリクスパネル - Google Patents
アクテイブマトリクスパネルInfo
- Publication number
- JPS628560A JPS628560A JP60147716A JP14771685A JPS628560A JP S628560 A JPS628560 A JP S628560A JP 60147716 A JP60147716 A JP 60147716A JP 14771685 A JP14771685 A JP 14771685A JP S628560 A JPS628560 A JP S628560A
- Authority
- JP
- Japan
- Prior art keywords
- tfts
- active matrix
- panel
- written
- side wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリクスパネルの画素電極の駆動
方式に関する。
方式に関する。
本発明はＴＦＴアレイを用いたアクティブマトリクスパ
ネルにおいて、１つの画素電極あたり２つのＴＦＴを備
え、１フレームで２回データを書き込むことにより、画
素の駆動に対して冗長性を持たせ、１つの画素あたり少
なくとも１つのＴｌＴが正常であればパネルとして正常
動作するようにしたものである。
ネルにおいて、１つの画素電極あたり２つのＴＦＴを備
え、１フレームで２回データを書き込むことにより、画
素の駆動に対して冗長性を持たせ、１つの画素あたり少
なくとも１つのＴｌＴが正常であればパネルとして正常
動作するようにしたものである。
従来のアクティブマトリクスパネルの動作について説明
する。’！２図（ロ）及び（６）はアクティブマトリク
スパネルの回路図及び各部分の動作電圧波形である。時
刻１．においてＹｌが選択レベルになると、１９以降の
Ｙｌの系列のＴＦＴが全てＯＮする。この状態で、”ｌ
ｓ”！のように一定期間の言辞ｔ−Ｃ相をずらして順次
Ｘ側から送ると、その信号に応じた電荷が画素電極と対
向電極間のキャパシタ１６ 、１７などに書き込まれる
。Ｘ側配線にはスイッチとなるバッファトランジスタな
どをつなぎ、信号を送る期間以外はハイインピーダンス
状態にしておく、Ｙｌの系列の画素にすべて信号が書き
込まれた後、時刻ｔ１にお−でＹｌの系列のＴＦＴが全
て０１！’Ｆ’ｌ、て、画素のキャパシタにより信号は
保持される。同様にして、Ｙｌが選択レベルになると２
０以降のＹ、の系列のＴＦＴがＯＮＬ、Ｘ側の信号に応
じて１８以降の画素のキャパシタに信号が書き込まれ、
時刻ｔ１においてＴＦＴが０’］］’ｌＦｌ、た後この
信号は保持される。液晶は交流反転駆動するため、対向
電極の電位付近を中心とするごとに信号を反転させて前
述の動作を繰り返す。
する。’！２図（ロ）及び（６）はアクティブマトリク
スパネルの回路図及び各部分の動作電圧波形である。時
刻１．においてＹｌが選択レベルになると、１９以降の
Ｙｌの系列のＴＦＴが全てＯＮする。この状態で、”ｌ
ｓ”！のように一定期間の言辞ｔ−Ｃ相をずらして順次
Ｘ側から送ると、その信号に応じた電荷が画素電極と対
向電極間のキャパシタ１６ 、１７などに書き込まれる
。Ｘ側配線にはスイッチとなるバッファトランジスタな
どをつなぎ、信号を送る期間以外はハイインピーダンス
状態にしておく、Ｙｌの系列の画素にすべて信号が書き
込まれた後、時刻ｔ１にお−でＹｌの系列のＴＦＴが全
て０１！’Ｆ’ｌ、て、画素のキャパシタにより信号は
保持される。同様にして、Ｙｌが選択レベルになると２
０以降のＹ、の系列のＴＦＴがＯＮＬ、Ｘ側の信号に応
じて１８以降の画素のキャパシタに信号が書き込まれ、
時刻ｔ１においてＴＦＴが０’］］’ｌＦｌ、た後この
信号は保持される。液晶は交流反転駆動するため、対向
電極の電位付近を中心とするごとに信号を反転させて前
述の動作を繰り返す。
以上が動作の説明である。
次にアクティブマトリクスパネルの実際の構造にりｉて
ポリシリコンＴＩＦＴｔ−用りて説明する。
ポリシリコンＴＩＦＴｔ−用りて説明する。
第２図（Ｃ） 、 （ｄ）はデュアルゲートのポリシリ
コンＴ？Ｔｔ−用いたアクティブマトリクスパネルの子
面図及びアクティブマトリクス基板の断面図である。
コンＴ？Ｔｔ−用いたアクティブマトリクスパネルの子
面図及びアクティブマトリクス基板の断面図である。
アクティブマトリクス基板は（ロ）に示すように、絶縁
基板４１上にＣＶＤ法（気相成長法）等により形成した
ポリシリコン薄膜４２と、それを熱酸化して ゛形
成したゲート絶縁＠４３と、高融点金属薄膜やポリシリ
コン薄膜などからなるゲート電極４４及びＹ側配線父と
、ゲート電極をマスクとしてイオン注入し形成したソー
ス部４５．ドレイン部４６と、層間絶縁膜４７と、透明
導電膜から成る画素電極４８及びＸ側配線４９とから成
る゛、この基板上に絶縁膜をデポジットしポリ−イミド
などのフレキシブルな［一つけて配向処理したものと、
対向基板上に電極を形成し同様の配向処＠をしたものと
を対向させ、数μｍのギャップを介して液晶を封入し、
偏光板をつけるとアクティブマトリクスパネルとなる。
基板４１上にＣＶＤ法（気相成長法）等により形成した
ポリシリコン薄膜４２と、それを熱酸化して ゛形
成したゲート絶縁＠４３と、高融点金属薄膜やポリシリ
コン薄膜などからなるゲート電極４４及びＹ側配線父と
、ゲート電極をマスクとしてイオン注入し形成したソー
ス部４５．ドレイン部４６と、層間絶縁膜４７と、透明
導電膜から成る画素電極４８及びＸ側配線４９とから成
る゛、この基板上に絶縁膜をデポジットしポリ−イミド
などのフレキシブルな［一つけて配向処理したものと、
対向基板上に電極を形成し同様の配向処＠をしたものと
を対向させ、数μｍのギャップを介して液晶を封入し、
偏光板をつけるとアクティブマトリクスパネルとなる。
帆２図ｂ）、 ｃｂ）は白黒パネルの場合であるが、画
素と同じ面積を持つ赤（イ）緑０）青ｇ３＞の３色のカ
ラーフィルタを対向基板上に重ねることによってフルカ
ラーのアクティブマトリクスパネルとすることも可能で
ある。
素と同じ面積を持つ赤（イ）緑０）青ｇ３＞の３色のカ
ラーフィルタを対向基板上に重ねることによってフルカ
ラーのアクティブマトリクスパネルとすることも可能で
ある。
〔発明が解決しようとする問題点及び目的〕しかし前述
の従来技術では、アクティブマトリクス基板上のＴＩＦ
Ｔに１つでも不良があると、信号を書き込めない画素が
できるためパネルに点欠陥を生じるという問題点を有す
る。そこで本発明はこのような問題点を解決するもので
、その目的とするとこは、ｒ＊Ｔが不良となっても点欠
陥を生じないような冗長性を持った駆動方式を提供する
ところにある。
の従来技術では、アクティブマトリクス基板上のＴＩＦ
Ｔに１つでも不良があると、信号を書き込めない画素が
できるためパネルに点欠陥を生じるという問題点を有す
る。そこで本発明はこのような問題点を解決するもので
、その目的とするとこは、ｒ＊Ｔが不良となっても点欠
陥を生じないような冗長性を持った駆動方式を提供する
ところにある。
本発明のアクティブマトリクスパネルは、１つの画素電
極あたりに２つのＴＦＴＥｐ、乙を備え、前記甲のＴＦ
Ｔのゲートとソースは所定のＹ側配線とＸ側配線とくそ
れぞれ接続し、前記乙のＴ１！′ＴＯゲートを前記Ｙ側
配線の上または下のＹ側配線に接続し、ソースは甲のＴ
ＦＴで書き込むデータと同色のデータｔ−ｔき込むよう
な位置のＸ側配線に接続するととにより、１画素あたり
１フレームで２回データを書き込むことを特徴とする。
極あたりに２つのＴＦＴＥｐ、乙を備え、前記甲のＴＦ
Ｔのゲートとソースは所定のＹ側配線とＸ側配線とくそ
れぞれ接続し、前記乙のＴ１！′ＴＯゲートを前記Ｙ側
配線の上または下のＹ側配線に接続し、ソースは甲のＴ
ＦＴで書き込むデータと同色のデータｔ−ｔき込むよう
な位置のＸ側配線に接続するととにより、１画素あたり
１フレームで２回データを書き込むことを特徴とする。
本発明の上記の構成によれば、画素の駆動に対して冗長
性を持たせることができ、１つの画素あたり少なくとも
１つのＴＦＴが正常であればパネルとして正常動作する
。
性を持たせることができ、１つの画素あたり少なくとも
１つのＴＦＴが正常であればパネルとして正常動作する
。
第１図は本発明の実施９１におけるフルカラーのアクテ
ィブマトリクスパネルの回路図である。この例では赤に
）緑軒）青（ロ）のカラーフィルタをモザイク状になな
めに配列しであるため、ななめの同色の画素ｔ−２つず
つ同時に駆動するようにＴ１１’Ｔを配列しである。白
黒パネルや縦ストライプのカラーパネルの場合には縦に
並ぶ２つの画素を同時に駆動するようにＴＦＴｉ配列す
る。また、Ｙ側の配線の数を倍にして画素を１りずり選
択することも可能であるが、画素の開口面積が小さくな
り、配線も複雑になるため好ましくない。
ィブマトリクスパネルの回路図である。この例では赤に
）緑軒）青（ロ）のカラーフィルタをモザイク状になな
めに配列しであるため、ななめの同色の画素ｔ−２つず
つ同時に駆動するようにＴ１１’Ｔを配列しである。白
黒パネルや縦ストライプのカラーパネルの場合には縦に
並ぶ２つの画素を同時に駆動するようにＴＦＴｉ配列す
る。また、Ｙ側の配線の数を倍にして画素を１りずり選
択することも可能であるが、画素の開口面積が小さくな
り、配線も複雑になるため好ましくない。
第３図は箔１図の各部分の動作電圧波形である。
従来例と異なる点は、Ｙｌが選択された時にＹｌの系列
のＴＦＴＩ、２．３だけでなく、Ｙｌの系列の画素電極
につながったＴＦＴ４．５．６などもＯＮ Ｌ、同時に
２つの画素に信号が書き込まれていくという点である。
のＴＦＴＩ、２．３だけでなく、Ｙｌの系列の画素電極
につながったＴＦＴ４．５．６などもＯＮ Ｌ、同時に
２つの画素に信号が書き込まれていくという点である。
たとえばＹｌが選択されているときＸ、の信号はＴＦ’
Ｔ２と５を介して画素電極１２と１４に、ｘ３の信号は
ＴＦＴ３と６を介して画素電極１３と１５に書き込まれ
る。１つの画素に注目すると、たとえば画素電極１４に
ついては、Ｙ、の選択時Ｋｘ ！の信号が’ｒＦＴ５ｉ
介して書き込まれ、時刻ｔ１にＴＩＦＴ５がＯＦ１？’
してキャパシタで保持されるが、Ｙ意の選択時にＴＦ’
Ｔ７を介してＸ、の信号が改めて書き込まれ、持込ｔ！
にＴＦＴ７が０７７１．で保持される。すなわち１画素
は１フイールドで２回ずつ書き込まれることになる。
Ｔ２と５を介して画素電極１２と１４に、ｘ３の信号は
ＴＦＴ３と６を介して画素電極１３と１５に書き込まれ
る。１つの画素に注目すると、たとえば画素電極１４に
ついては、Ｙ、の選択時Ｋｘ ！の信号が’ｒＦＴ５ｉ
介して書き込まれ、時刻ｔ１にＴＩＦＴ５がＯＦ１？’
してキャパシタで保持されるが、Ｙ意の選択時にＴＦ’
Ｔ７を介してＸ、の信号が改めて書き込まれ、持込ｔ！
にＴＦＴ７が０７７１．で保持される。すなわち１画素
は１フイールドで２回ずつ書き込まれることになる。
第４図にデュアルゲートのポリシリコンＴ Ｐ Ｔ’−
を用いた本発明の実施例におけるアクティブマトリクス
バネ、ルの平面図を示す。構造上は従来例と同じである
ので、プロセス上は全く同様にして作製できる。また、
Ｙ側配線はＴＦ’Ｔのゲートとしても使用できるので、
新たに付加したＴＩＦＴによる画素の開口面積の減少は
それほど問題とならない、特に大型パネルにおいては画
素の面積に対するＴＦＴの面積の比が小さく、表示特性
への影響は無視できる。
を用いた本発明の実施例におけるアクティブマトリクス
バネ、ルの平面図を示す。構造上は従来例と同じである
ので、プロセス上は全く同様にして作製できる。また、
Ｙ側配線はＴＦ’Ｔのゲートとしても使用できるので、
新たに付加したＴＩＦＴによる画素の開口面積の減少は
それほど問題とならない、特に大型パネルにおいては画
素の面積に対するＴＦＴの面積の比が小さく、表示特性
への影響は無視できる。
従来例において、ＴＩＦＴに不良を生じた画素はすべて
点欠陥となってしまうが、実施例においては点欠陥とな
らなめ。具体的には、ＴＦＴに断線不良やコンタクト不
良を生じた場合はもう一方のＴＦＴさえ正常ならば画素
は正常動作し、ＴＩＩＦＴがショートした場合に′はそ
のＴＦＴ（Ｈレーザーリペアなどで切断することにより
同様に正常動作する。１つの画素にりｉている２つの’
Ｊ’ＦＴは電気的に独立であるから、ショートしている
ＴＦＴは一意的に識別できる。
点欠陥となってしまうが、実施例においては点欠陥とな
らなめ。具体的には、ＴＦＴに断線不良やコンタクト不
良を生じた場合はもう一方のＴＦＴさえ正常ならば画素
は正常動作し、ＴＩＩＦＴがショートした場合に′はそ
のＴＦＴ（Ｈレーザーリペアなどで切断することにより
同様に正常動作する。１つの画素にりｉている２つの’
Ｊ’ＦＴは電気的に独立であるから、ショートしている
ＴＦＴは一意的に識別できる。
このように本発明によれば、プロセス上は全〈従来と同
様にして、表示状態もほとんど変化させることなく画素
の駆動方式に対して冗長性を与え、大巾に点欠陥の数を
減らして歩留まりを向上させることができる。特に歩留
まりが間租になる大型パネルの場合には非常に有効であ
り、点欠陥数０のパネルを低コストで作製できろう
様にして、表示状態もほとんど変化させることなく画素
の駆動方式に対して冗長性を与え、大巾に点欠陥の数を
減らして歩留まりを向上させることができる。特に歩留
まりが間租になる大型パネルの場合には非常に有効であ
り、点欠陥数０のパネルを低コストで作製できろう
第１図は本発明のアクティブマトリクスパネルの回路図
。 第２図Ｇ）は従来のアクティブマトリクスパネルの回路
図、嬉２図（ｂ）はその各部分の動作電圧波形図、第２
図（ｃ）はその画素部分のＸＦ−面図、第２図（祷はそ
のアクティブマトリクス基板の断面図。 第３図はＩＥＩ図に示した回路の動作電圧波形第４図は
本発明のアクティブマトリクスパネルの平面図。 １−１０ 、１９ 、２０・・ＭＯ８型ＴＦＴ１１〜１
５ 、１６〜１８・・保持容量４１・・・・・・・・絶
縁基板
。 第２図Ｇ）は従来のアクティブマトリクスパネルの回路
図、嬉２図（ｂ）はその各部分の動作電圧波形図、第２
図（ｃ）はその画素部分のＸＦ−面図、第２図（祷はそ
のアクティブマトリクス基板の断面図。 第３図はＩＥＩ図に示した回路の動作電圧波形第４図は
本発明のアクティブマトリクスパネルの平面図。 １−１０ 、１９ 、２０・・ＭＯ８型ＴＦＴ１１〜１
５ 、１６〜１８・・保持容量４１・・・・・・・・絶
縁基板
Claims (1)
- 絶縁基板上にＭＯＳ型の薄膜トランジスタ（以下ＴＦＴ
と略記）アレイを配列し、前記ＴＦＴをＸ、Ｙ両ドライ
バーで走査し画素電極を駆動するアクティブマトリクス
パネルにおいて、１つの画素電極あたりに２つのＴＦＴ
甲、乙を備え、前記甲のＴＦＴのゲートとソースは所定
のＹ側配線とＸ側配線とにそれぞれ接続し、前記乙のＴ
ＦＴのゲートを前記Ｙ側配線の上または下のＹ側配線に
接続し、ソースは甲のＴＦＴで書き込むデータと同色の
データを書きこむような位置のＸ側配線に接続すること
により、１画素あたり１フレームで２回データを書き込
むことを特徴としたアクティブマトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147716A JPS628560A (ja) | 1985-07-05 | 1985-07-05 | アクテイブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147716A JPS628560A (ja) | 1985-07-05 | 1985-07-05 | アクテイブマトリクスパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628560A true JPS628560A (ja) | 1987-01-16 |
Family
ID=15436578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147716A Pending JPS628560A (ja) | 1985-07-05 | 1985-07-05 | アクテイブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211527A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板及び液晶表示装置 |
-
1985
- 1985-07-05 JP JP60147716A patent/JPS628560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211527A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板及び液晶表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4006304B2 (ja) | 画像表示装置 | |
| US5289174A (en) | Liquid crystal display device | |
| JP3304272B2 (ja) | アクティブマトリクス基板およびその構造欠陥処置方法 | |
| JPH11167127A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2003162265A (ja) | 液晶表示装置 | |
| JPH05188395A (ja) | 液晶表示素子 | |
| JPS61235815A (ja) | 液晶表示装置 | |
| JPH01130131A (ja) | ドライバー内蔵アクティブマトリクスパネル | |
| JPH05303114A (ja) | 液晶表示素子 | |
| JPS61121034A (ja) | 薄膜トランジスタアレイ | |
| CN110297363A (zh) | 液晶显示装置 | |
| JPS628560A (ja) | アクテイブマトリクスパネル | |
| JPS62133478A (ja) | アクテイブマトリツクス形表示装置 | |
| JPH04319919A (ja) | 液晶表示装置 | |
| JP2523587B2 (ja) | アクテイブマトリツクス型液晶表示素子 | |
| JPS61235820A (ja) | アクテイブマトリクスパネル | |
| JPH0646345B2 (ja) | アクテイブマトリクス基板 | |
| JPH0468607B2 (ja) | ||
| JPH1073516A (ja) | 液晶表示装置の検査方法および液晶表示装置 | |
| JPS6210696A (ja) | 画像表示装置 | |
| JPH07114045A (ja) | 液晶表示装置 | |
| JP2762554B2 (ja) | 液晶ディスプレイ装置 | |
| JPH0225189B2 (ja) | ||
| JPH07109459B2 (ja) | アクティブマトリックスアレイ及び液晶表示装置 | |
| JPH02230129A (ja) | 反射型液晶表示デバイス |