JPS6285881A - テストパタ−ン発生装置 - Google Patents

テストパタ−ン発生装置

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JPS6285881A
JPS6285881A JP60224859A JP22485985A JPS6285881A JP S6285881 A JPS6285881 A JP S6285881A JP 60224859 A JP60224859 A JP 60224859A JP 22485985 A JP22485985 A JP 22485985A JP S6285881 A JPS6285881 A JP S6285881A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はテスト・９タ一ン発生装置に係り、特にメモリ
部及びロノック部等を有する複合デバイスのテストに好
適なテスト・！ターン発生装置に関する０ 〔発明の背景〕 ＬＳＩの高集積化・高機能に伴ない、メモリ・ロジック
混在ＬＳＩやマルチチゾグ等の複合デ・９イスが多種開
発されている。
一般に、これら複合デバイスが所定の機能を果たすか否
かのテストは、メモリ部についてはメモリテスタで、ロ
ノノク部についてはロソックテスタでそれぞれ行われて
いる。あるいは、ロジックテスタでメモリ部のテストを
行う場合には、口・ソックテスタの／４’ターンメモリ
内にメモリ部のテスト・ンターンを予め展開させること
が行われている。
このようなテスト・ンターン発生装置としては、例えば
特開昭５５−５２９６７号が知られている。これは、メ
モリ部テスト用の規則性のあるアドレスシーケンスを持
つ・ンターン信号を発生するパターン発生器のマイクロ
プログラムにより、ロノノク部テスト用の規則性のない
アドレスシーケンスヲ発生するだめの補助メモリを制御
し、２種のテスト・にターンを切換°Ｃ発生させるもの
である。
ところが、従来のテスト・！ターン発生装置では、メモ
リ部とロノック部の相互に関連した部分について、例え
ばメモリ部とロノック部のマルチポートとなる部分の連
続・動作機能試験（メモリ部からロノノク部へのデータ
転送）やマルチメモリセルの連続切換読出し試験等を完
全に行うことは困難であった。すなわち、従来のテスト
パターン発生装置では、複数のテスト・ぐターンの各々
を各ピンあるいは複数ピンのブロックごとに何回も変更
する必要があり、各テスト・セターンのピン割付けを効
率よく行うことができなかった。
〔発明の目的〕
本発明の目的は、複数の異なった・ンターンデータを任
意のピン又はピン群に対し任意のテストサイクルで供給
することが可能なテストパターン発生装置を提供するこ
とにある。
〔発明の概要〕
上記した目的を達成するために本発明では、アルゴリズ
ミック・パターン発生器とシーケンシャル・ぐターン発
生器からそれぞれ出力される複数の異なったノセターン
データ′ｆｒ：１つのピン又はピンブロック毎にリアル
タイムで割付は制御を行うようくしたテスト・ぐターン
発生装置を提供する。
〔発明の実施例〕
以下、本発明の実施例について図面をもとに説明する。
第１図において、１はアルゴリズミックパターンを発生
するアルコ９リズミツク・ンターン発生器（以下、ＡＬ
ＰＧと略記する）であシ、２はジ−ケンシャＡ／　ｔ４
　ｐ−ンヲ発生スルシーケンシャルパターン発生器（以
下、５ＱＰＧと略記する）である。５ＱＰＧ２は大別す
ると、各ピンモジール部１６を共用して制御するテスト
シーケンスコントローラ３と、各ピンモノニール部１６
毎に設けられるアドレスレジスタ４と、・ぐターンメモ
リ５とから構成されている。テストシーケンスコントロ
ーラ３はアドレスバスＣを介してピンモノニール部１６
のアドレスレジスタ４にアドレス指定を行う。このアド
レスレジスタ４の出力はデータ・９ターンを格納スるノ
９ターンメモリ５に入力している。さらに、テストシー
ケンスコントローラ３はパスラインｄヲ介してノセター
ンコントローラ６にマイクロ制御コーＰを送出する。こ
の・！ターンコントローラ６は・マターンの選択制御を
行うものであって、本実施例ではテストシーケンスコン
トローラ３からのマイクロ制御コードは４種用意しであ
る。その第１は、ピン方向のＡＬＰＧ　１あるいは５Ｑ
ＰＧ　２の組合せ・マターンのモードにより、その切換
え指示を行うパターン発生モード信号Ｓ／Ａであり、第
２はＡＬＰＧｌのアドレス又はデータ（コントロールデ
ータを含む）の選択指示を行うアドレス／データ制御信
号Ａ／Ｉ）である。さらに、第３は、ＡＩ、ＰＧ　１の
アドレスのうちＸ側アドレス又はＹ側アト９レスの選択
指示を行うＸ／Ｙアドレス制御信号Ｘ／Ｙであり、第４
は、５ＱＰＧ２のホールト０・ぐターンの出力制御を行
うホールド信号ＳＨｔ’あって、アドレスレジスタ４に
入力するようになっている。
一方、ＡＬＰＧＩはアドレスバスａ″を介して各ピンモ
ノニール部１６のＸＹアドレスレノスタ１７にアドレス
指定を行うとともに、データバスｂを介して各ピンモジ
ュール部１６のデータレジスタ１８にデータ設定を行う
。ＸＹアｒレスレノスタ１７ハ、パスラインｅを介して
ＸアドレスデータとＹアｒレステータを、それぞれＸア
ドレスマルチプレクサ７とＹアドレスマルチプレクサ８
に入力する。Ｘアドレスマルチプレクサ７には外部設定
レジスタ１３により外部設定値が入力されるようになっ
ている。同様にＹアドレスマルチプレクサ８には外部設
定レジスタ１４によυ外部設定値が入力されるように壜
っている。そして、Ｘアドレスマルチプレクサ７で設定
されだＸアドレス値と、Ｙアドレスマルチプレクサ８で
設定されたＹアドレス値はそれぞれＸＹアドレスマルチ
ルクサ１０に入力されるようになっている。さらに、Ｘ
Ｙアドレスマルチプレクサ１０には、５ＱＰＧ２のノ！
ターンコントローラ６からＸ／Ｙアドレス制御信号Ｘ／
Ｙが入力される。次に、データレノスタ１８は・ぐスラ
インｆを介してデータマルチプレクサ９にデータを送出
する。
このデータマルチプレクサ９には外部設定レノスタＩ５
によシ外部設定値が入力されるようになっておシ、デー
タマルチプレクサ９はＡＬＰＧ　１からのデータか外部
設定値を選択してアドレス・データマルチプレクサ１１
に送出する。アドレス・データマルチプレクサ１１には
、ＸＹアドレスマルチグレクサ１０で選択されたアドレ
ス信号と、パターンコントローラ６からアドレス／デー
タ制御信号Ａ／Ｄがそれぞれ入力するとともに、選択後
の信号を・９ターンマルチグレクサ１２に送出している
。このノセターンマルチデレクサ１２には、パターンメ
モリ５から出力されるパターン信号と、パターンコント
ローラ６から出力される・９タピン発生モード信号Ｓ／
Ａが加えられ、・ンターンを発生するようになっている
。
尚、本実施例では各テスト・２ターンを任意のピンに自
由に割付けるため、各ピン又はピン群対応に設けられた
ピンモノニール部１６の１個分の構成を示したものであ
る。一般に１つのピン又はピン群に与える・ぞターンの
種類は、テスト対象となるＬＳＩ等によって決定される
ものであるから、対応した変形が可能である。
次に、本実施例に係るテスト・マターン発生装置の動作
を第２図乃至第４図を参照して説明する。
本実施例では、多目的の試験を行うものとして、ＡＬＰ
Ｇ　１からのアドレスノンターンとデータパターン（コ
ントロールブータラ含ｔｒ　）　、シーケンスコントロ
ーラ３の制御によシ・９ターンメモリ５がら読出される
データパターンもしくは１サイクル前ノテータノ２ター
ンを保持したホールト”　／＃ターンのいずれかをピン
に与える。これは、複合デバイス等のマルチポートの連
続動作機能試験に於て、あるピンにはＡＬＰＧｌからの
メモリ用のアドレスノンターンを与えながら、他のピン
ではメモリ出力データを５ＱＰＧ　２から出力される期
待値データと比較してテストを行う場合に必要となるも
のである。
これら各種・ぐターンの選択はパターンコントローラ６
によって制御されるが、まず・ンターンコントローラ６
の詳細を第２図により説明する。第２図に於て、テスト
シーケンスコントローラ３から出力されるマイクロ制御
コードはコードレノスタ６１にとりこまれる。前述した
ようにマイクロ制御信号は４種から成り、これらの制御
信号は各々外部設定レノスタ６３．６４の出力とともに
コントロールビートロ５．６６に入力される。コントロ
ールビートロ５．６６からの出力により、マルチプレク
サ１０，１１．１２及びアドレスレジスタ４を制御し、
・セターンの選択をリアルタイムで行う。外部設定レノ
スタ６３ば、各・２タピン発生牟−ドごとに対応してＡ
ＬＰＧｌ又は５ＱＰＧ　２の・セターン割付けを指示す
るものである。デコーダ６２でデコート０された・セタ
ーン発生モード信号と外部設定レノスタ６３の設定値と
の対応関係と両者の入力に対するコントロールビートロ
５による出力信号が選択するパターンの関係は第３図に
示す如くなる。即ち、外部設定レノスタ６３のビット値
がゝｌ′のとき、コントロールビートロ５の出力信号Ｓ
／Ａはそのビットに対応した・ンターン発生モード（以
下、ＰＧモードと略記する）のときのみ１′を出力し、
アルゴリズミックパターン（以下、ＡＬＰと略記する）
が選択される。外部設定レノスタ６３のビットが０′の
とき、そのビットに対応したＰＧモードのときに・０′
が出力さレル為、シーケンシャルノ！ターン（以下、Ｓ
ＱＰと略記する）が選択される。このようにして、ピン
１に対してテストサイクルごとにＡＬＰ→ＳＱＰ→Ａ　
Ｌ　Ｐ−＋Ｓ　Ｑ　Ｐの・パターンを繰返し割付ける場
合には、外部設定レノスタ６３に’ＯＩ　Ｏ１’＝　（
５）　１６進を各ビットデータとして設定し、ＰＧモー
ト９信号をモード０→モード１→モード３→モードＯと
順次発生させることにより、リアルタイムで・セターン
割付を行うことができる。このとき、他のピンｎに対し
て２サイクルごとにＡ　Ｌ　Ｐ−＋Ｓ　Ｑ　Ｐと繰返し
・ぐターン発生を割付けるには、そのピンモノユールの
外部設定レジスタにｏｏ　１１’＝　（３）　１６進を
各ビットデータとして設定すればよい。
次にＡ　Ｌ　Ｐ−４’ターンのアドレス／データ制御信
号Ａ／Ｄが外部設定レジスタ６４の２ビット−とともに
コントロールデートロ６に入力されると、それら入力状
態に応じて出力信号Ａ／Ｄは、第４図に示すごとくなる
。即ち、出力信号Ａ／Ｄとして３種のモードが得られる
。第１は、テストシーケンスコントローラ３からのアド
レス／データ制御信号とは無関係に各テストサイクル全
てに渡シ、ＡＬＰＧ　１のアドレスを選択するモードで
あり、第２はテストシーケンスコントローラ３からのア
ドレス／データ制御信号により、リアルタイムで各テス
トサイクルごとにアドレスもしくはデータを選択するモ
ードであり、第３はアドレス／データ制御信号とは無関
係に各テストサイクル全てに渡シ、ＡＬＰＧ　１のデー
タを選択するモードである。即ち、第１のモードでは、
外部設定レジスタ６４において設定データの２°ビツト
をＯ′に設定することにより、コントロール’ｒ”−ト
ロ６の出力信号Ａ／ＤはＯ′となシ、アドレスデータマ
ルチプレクサ１１の出カッ平ターンをアドレスに切換え
る。第２のモードでは、外部設定レジスタ６４の２°ビ
ツトを１’　、　２’ビツトをＯｌに設定することによ
り、コントロールデート６６の出力信号Ａ／Ｄはアドレ
ス／データ制御信号がそのまま出力され、このときの値
によりアドレスデータマルチプレクサ１１の出力／４’
ターンをアドレスもしくはデータに切換える。第３のモ
ードでは、外部設定レジスタ６４の２°ビツト、２１ビ
ツトをいずれも１１′に設定することＫよ遵、コントロ
ールデ−トロ６の出力信−号Ａ／Ｄはゝｌ′となり、ア
ドレスデータマルチプレクサ】ｌの出カバターンをデー
タに切換える。
Ａ　Ｌ　ｐ　／＃量ターンＸ又はＹアドレスの選択制御
は、ＡＬＰパターンのアドレス／データ制御の場合と全
く同様に行われる。Ｓ　Ｑ　Ｐ−＃ターンのホールド・
ぐターン制御も同様であるが、コントロールデートロ６
の出力信号ＳＨによりアドレスレジスタ４のアドレスロ
ードを禁止することにより、ノターンメモリ５から１サ
イクル前の７９ターンが出力される。尚、ＡＬＰ−ｅタ
ーンのＸ／Ｙアドレスを選択する場合には、Ａ／’Ｄ選
択信号をアドレスに指定するとともに５ＱＰ−ぐターン
／ＡＬＰ−ｆターンの選択信号Ｓ／ＡはＡ　Ｌ　Ｐ−＃
ターンに指定しておくことはもちろんである。また、Ｓ
Ｑ　Ｐ　、量ターンのホールドパターンを出力する場合
には、ＳＨ倍信号他に選択信号Ｓ／Ａは５ＱＰ−リーン
に指定しておくことも同様である。
尚、本実施例ではＰＧモード信号についてピン方向の組
合せ・ぐターンの種類を４種類としたが、テストシーケ
ンスコントローラ３からのＰＧモート°信号の本数を増
設（ｍビット）すれば２”！［類の組合せ・ぐターンに
拡張することが可能である。まだ、外部設定レジスタ１
３．１４．１５は、ＡＬＰＧ　１からのＸ、Ｙアドレス
やデータが各々ビット幅を持っている為、ピンモノニー
ル部１６ごとにあらかじめ任意の１ビツトを選択してお
くが、これらについてリアルタイムで選択切換えを行う
ことは、テストシーケンスコントローラ３のマイクロ制
御フート°の増設とコントロール’ｌ”−トロ６を用い
て同様に可能である。
ざらに、本実施例ではＡＬＰＧ　１及びシーケンスコン
トローラ３各々１台を各ピンモノニール部１６で共用す
る構成を採ったが、中間にパス選択器及びパス分配器を
設け、ピンモノニール部への供給・量ターンを分担させ
ることにより、ピンモジュール部が複数台のＡＬＰＧ及
びシーケンスコントローラの出力を共用することも可能
である。
〔発明の効果〕 本発明によれば、複数の異種のテスト・やターフを任意
のピン又はピン群に対してダミーサイクルなしに任意の
テストサイクルで割付けることができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るテストパターン発生装
置の構成を示すブロック図、第２図は・ンターンコント
ローラの詳細構成図、第３図は・ゼターンコントローラ
の入出力応答の説明図、第４図はアドレス／データ制御
信号と外部設定レジスタの人力に対応しパターンコント
ローラの出力信号Ａ、／Ｄの出力状態を説明する状態図
である、Ｊ・・アルゴリズミックパターン発生器、２・
・シーケンシャルノ２ターン発生器、３・・テストシー
ケア・′ズコントローラ、４・・・アドレスレノスタ、
５・・・）？ターンメモリ、６・・・ノ！ターンコント
ローラ、７・・Ｘアドレスマルチルクサ、８・・・Ｙア
ドレスマルチブレフサ、９・・データマルチブレフサ、
１ｏ・・・ＸＹアドレスマルチプレクサ、１１・・・ア
ドレス・データマルチルクサ、１２・・・・ンターンマ
ルチグレクサ、１３、１．４．１５・・外部設定レノス
タ、１６・・・ピンモゾユ〜ル部。 代理人　弁理士　秋　本　正　実 第２図 マイ７０組御コード

Claims (1)

  1. 【特許請求の範囲】 １、デバイスをテストするためのアルゴリズミックパタ
    ーンを発生させるアルゴリズミックパターン発生器と、
    同じくシーケンシャルパターンを発生させるシーケンシ
    ャルパターン発生器と、テスト対象デバイスの対応ピン
    に対し前記テストパターンのいずれかを選択し与えるパ
    ターンコントローラと、このパターンコントローラの制
    御により前記アルゴリズミックパターン発生器及びシー
    ケンシャルパターン発生器から出力されるパターンデー
    タの選択を行う選択手段とを備え、前記パターンコント
    ローラにより１つのピン又はピンブロックごとに与える
    パターンを実時間で割付けることを特徴とするテストパ
    ターン発生装置。 ２、シーケンシャルパターン発生器がテストシーケンス
    を制御するテストシーケンスコントローラを備え、この
    テストシーケンスコントローラから出力されるマイクロ
    制御コードによってパターンコントローラからのパター
    ンデータ出力を制御することを特徴とする特許請求の範
    囲第１項記載のテストパターン発生装置。
JP60224859A 1985-10-11 1985-10-11 テストパタ−ン発生装置 Expired - Lifetime JPH0750159B2 (ja)

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JPS6285881A true JPS6285881A (ja) 1987-04-20
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