JPS628662A

JPS628662A - デ−タ復元回路

Info

Publication number: JPS628662A
Application number: JP14807585A
Authority: JP
Inventors: Masaaki Nishiyama; 西山　雅昭; Takashi Monno; 孝史門野
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1985-07-04
Filing date: 1985-07-04
Publication date: 1987-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明はレーザプリンタやＬＥＤプリンタ等の電子写
真方式のプリンタ等において圧縮された画像データを復
元するデータ復元回路に関する。

［従来技術とその問題点］一般に、レーザプリンタを出力装置として使用する場合
、ワードプロセッサ等のホストコンピュータ装置から送
られるデータの転送形態として文字コード等のコード情
報で送る場合と、画像をドツトデータとして送る場合と
がある：コード情報によるものではビットマツプ方式お
よびキャラクタマツプ方式があり、このうちでもビット
マツプ方式は、任意位置に任意文字を印字することがで
き、又、フルグラフィック等の機能を有するが、プリン
タの動作を途中で停止させることができないのでメモリ
として最低１頁分のデータを記憶する容量が必要となる
ので高価である。又、ドツトデータによる転送方式にお
いて、コンピュータ装置からの転送速度を制御して、プ
リンタの印字ドツトデータの出力速度と完全に一致させ
た場合には、コンピュータ装置からのデータをそのまま
印字データとして出力することができるが、一般にはコ
ンピュータ装置側の処理速度がプリンタに比べて遅く又
、データ転送の同期がとれない等の理由から、コンピュ
ータ装置のデータ転送速度とは無関係にプリンタ側で印
字できるようにする必要がある。しかし、この場合にお
いても、電子写真方式によるプリンタでは感光体の感度
や現像、転写等の特性により、一定のプロセス速度があ
り、例えば感熱プリンタの様に紙送り速度を可変にして
コンピュータ装置とのデータ転送のタンミングに合わせ
るといった手法を用いることはできないので、プリンタ
側にバッファメモリを設け、コンピュータ装置から送ら
れてくる１頁分程度のドツトデータを記憶する必要があ
り、やはり、大容量のメモリを必要とし、高価なものと
なった。

そこで、コンピュータ装置から送られてくるデータを符
号化することによりデータを圧縮させた後、メモリに記
憶させるようにすれば前記メモリ容量を少なくすること
ができるが、この場合、圧縮された符号を元の信号に復
元する必要がある。

特開昭５８−１７０２８０号公報にその復元方法が記載
されているので、以下、第８図のブロック図を用いて簡
単に説明する。

ｃｐｕｃ中央処理装置）２１により、コンピュータ装置
等からのラスターデータは圧縮され、メモリ２２が書き
込まれる。メモリ２２に書き込まれたデータはシフター
２３に取り込まれた後、デコーダ２４で圧縮データは復
元され、プリンタ駆動部のエンジン２５に出力される。

このシフター２３にはメモリ２２からのシリアルデータ
が入力されていて、デコーダ２４からのシフト信号によ
り１ビットづつデータを取り込んでいる。

従って、メモリ２２から出力されるデータがｎピットで
あれば、１回シフトさせる必要があり、一つのデータを
取り込むのにｎ個のクロックパルスを必要とし、このた
めの処理時間が長くなり、プリンタのシステム速度に同
期して画像信号を出力することができなくなるといった
欠点があった。

［発明の目的］この発明は上述した問題点をなくすためになされたしの
であり、圧縮されたデータを高速に復元処理できるデー
タ復元回路を提供することを目的とする。

［発明の構成］この発明のデータ復元回路は、画像データのラン長を符
号化して記憶するメモリと、このメモリから所定のビッ
ト数で出力されたデータを適宜シフトさせろことにより
、次に復元されるラン長符号がデータの先頭となるよう
にして出力するシフター回路と、前記シフター回路から
出力されたラン長符号を復元し、そのラン長をバイナリ
−コードで出力する復元メモリとから構成されるデータ
復元回路であって、前記シフターにパラレルシフターを
用いたことを特徴とする。

［発明の概要］第１図はこの発明のデータ復元回路を用いたプリンクの
ブロック図の概略を示している。シフター２６は、画像
データのラン長を符号化して記憶するメモリ２２から出
力される所定ビットのパラレルデータを取り込み、そし
て、次に復元されるラン長符号がデータの先頭となるよ
うに適宜シフトさせている。

これによりメモリ２２から出力されるデータは１回のソ
フト動作によりシフター２６に取り込むことができ、デ
ータの復元を高速に処理する。

［実施例］先づ、この発明に必要となるデータの圧縮及び復元につ
いて説明する。圧縮には理論的に最高の圧縮率が得られ
るハフマン符号をモディファイ化したモディファイドハ
フマン（Ｍｌ（）方式を用いていて、次表で示すように
白又は黒ドツトの続く長さくラン長）が白黒のドツト別
に符号化されている。

モディファイドハフマン符号表ラン長　　　白ラン　　　　　黒ラン１　　　（１００＋１１　　　　　０１０４　　　ｔｏ
ｌｌ　　　　　　　０１１１２８　　１００１Ｆ　　　
　　　００００１１００１０００１７２８　　０１００
＋１０１１　　　　００００００１１００１０１ＥＯＬ
　　　０００００００００００１　　００００００００
０００１この圧縮処理はＣＰＵ内の圧縮変換用テーブル
によりなされていて、ＣＰＵ２　＋は外部から送られて
くるラスターデータを取り込みながら白ランから黒ラン
の変化点を検出し、変化点までのドツト数に対応する白
ラン長のＭＨ符号を圧縮変換テーブルから検索し、メモ
リ２２に書き込み、更に続いてデータを取り込み、今度
は黒ランから白ランへの変化点を検出し、この変化点ま
での黒ドツト数に対応する黒ラン長のＭＨ符号を同様に
して検索してメモリ２２に書き込んでいる。ラスターデ
ータで送られてくる各ラインは必ず白ランが始まる様に
取り決められていて、黒ランから始まる場合には“０”
長の白ランが挿入されている。

従って、入力されるラスターデータに対応して圧縮変換
されるよう、この圧縮変換用テーブル内にはＭＨ符号と
、このＭＨ符号の符号長とがそれぞれ格納されている。

ところで、変換されるコード長は、白ランが４ビットな
いし９ビット、黒ランが２ビットないし１３ビット、白
黒共通ランが１１ビットないし１２ビットとなっている
。従って、一つのラン長に対するデータは第２図で示す
ように、２つのアドレスに格納された１６ビットからな
る２バイト構成としていて、第１のアドレスの上位４ビ
ットにＭＨ符号のコード長がバイナリ−で格納され、っ
づく１２ビットにＭｌｌ符号が左詰めで格納されている
。ただし、１３ヒツト長の黒ランの場合には上位１ビッ
トの０を省いて１２ビットとして格納される。この構成
により、変換頻度の高い４ビット長までのコードは１バ
イトのアクセスにより圧縮変換することができる。この
ように符号化されたビット配列によるデータがメモリ２
２のアドレスに１バイトである８ビット単位に書き込ま
れる。

この場合、第３図に示すように、バイトの境界は無視し
、ビットをつめてリニアアドレスとして書き込む。尚、
ｌ走査におけるラインが全て白ドツトの場合、１ライン
分の白ラン長を圧縮コード化するのではなく、単にＥＯ
Ｌ（エンドオブライン）コードのみを入れるようにし、
又、ｌ走査のライン中の有効画像エリア内において途中
から白ドツトのみになった場合もＥＯＬコードを入れる
。

又、上記デコーダにはデータ復元用として復元用テーブ
ルメモリたとえばＲＯＭが用いられていて、メモリに書
き込まれていたＭＨ符号によるデータの内容をＲＯＭの
アドレスとして格納している。このＭＨ符号によるデー
タは最長で１３ビットとなり、又、格納されるときにデ
ータの最上位ビットは白ランテーブルと黒ランテーブル
の切換用とする必要があり、格納されるデータは１４ヒ
ツトになる。従って、上記復元用テーブルＲＯＭにはア
ドレスラインとして１４本のらのを用いている。この復
元用テーブルから出力すべきデータは、第４図で示すよ
うに、ラン長２５６０まで表わすに必要なバイナリ−デ
ータの１２ビット及び最長１３ビットの符号長を表わす
に必要なバイナリ−データ４ビットの計１６ビットとな
り、この２バイトの信号を出力できるように上記復元用
テーブルＲＯＭを２個用いている。

第５図はこの発明の１実施例を示している。以下、構成
及び作用について説明する。

外部インタフェースｌは、ラスターデータ出力方式のコ
ンピュータ装置と接続される部分であり、具体的にはセ
ントロニクス等のパラレルインタフェースやＲ９２３２
Ｃ，ｒ（Ｓ４２２等のシリアルインタフェースである。

ＣＰＵ２は、マイクロプロセノザ、プロクラムメモリ、
システムラムメモリ及び」二足インタフェース１からの
ラスターデータをソフトウェアによりＭ　Ｈ符号に圧縮
変換するテーブルメモリからなり、Ｍ　Ｉ−１符号化さ
れたデータは既述したように定められた手順により画像
バッファ３に書き込まれろ。画像バッファ３は、ＲＡＭ
からなるメモリで構成されていて、書き込み時には１６
ピントΔ０〜１５のアドレスバスと８ビットＤＯ〜７の
データバスによりＣＰＵ１と接続され、ＣＰＵＩからの
１頁分のデータがメモリに書き込まれ、プリント時には
画像バッファ３は、ＣＰＵＩと切り離され、１７ビット
ＭＡＯ−１６のアドレスバスによりアドレスカウンタ４
と接続され、そして、１６ビットの１３ＦＯＵＴＯ〜１
５のデータバスによりシフター５と接続される。アドレ
スカウンタ４は、アドレスバスを介して画像バッファ３
内のメモリを読み出すためのアドレスを発生ずる回路で
あり、発生したアドレスは画像バッファ３のラッチ回路
、ｈに保持される。このアドレスカウンタ４のアクセス
により所定のアドレスにあるデータは読み出され、デー
タバスを介して１６ビット単位でシフター５に送出され
ろ。シフター５は、入力された１６ビットのデータをこ
のシフター５内のラッチ回路５ａに取り込み、後述する
デコードテーブル６から出力される信号Ｃ０ＤＥＯ〜３
で示される数だけシフトさせて信号Ｃ０ＤＥ１５〜０と
して出力する。

第６図はシフター５の回路図を示している。２個の１６
ビットのラッチ回路１．２と、１６本の入力端子ＤＯ〜
ＤＩ５から１本のみを選択して出力する１６個のセレク
タ０〜１５からなっている。

ラッチ回路２の出力端子はラッチ回路１の入力端子に接
続され、ラッチ回路１及び２の３２本の出力端子から連
続した１６本の出力端子を順次１本づつずらすようにし
て１６組取り出し、この取り出した各々の出力端子はセ
レクタ０〜１５の入力端子にそれぞれ接続される。各セ
レクタ０〜■５の選択端子Ａ、Ｂ、Ｃ，Ｄにはそれぞれ
前記シフト量を示す信号Ｃ０ＤＥＯ〜３がバイナリ−で
入力されていて、各出力端子ＹＯ〜Ｙ１５から信号Ｃ０
ＤＥＯ〜１５として出力される。制御線７丁ＰＥＩがラ
ッチ回路１．２に接続されていて、後述するようにＰＩ
ＰＥＩの１回目の立下がりにより、画像バッファ３から
の第１のコードデータＢＦＯＵＴｏ〜１５がラッチ回路
２に取り込まれ、信号Ｓｒ３．１６〜ＳＢ３１として出
力される。このとき、ランチ回路２の入力端子には第２
のコードデータが表われていて、２回目の立下がりによ
り、第２のコードデータがラッチ回路２に５ＢＩ６〜Ｓ
Ｂ３１として出力され、又、第１のコードデータがラッ
チ回路１の出力端子にＳＢＯ〜５Ｂ１５として出力され
る。

このようにラッチ回路１．２の出力端子にはＳＢＯ〜Ｓ
Ｂ３１の３２ビットからなる第１のコードデータと第２
のコードデータとが同時に出力される。選択端子Ａ、Ｂ
、Ｃ，Ｄにはシフト量を示ず信号Ｃ０ＤＥＯ〜３が入力
されていて、例えばシフト量として“３”が入力される
と、各セレクタ１５〜０の入力端子Ｄ３の入力信号ＳＢ
３．ＳＢ４゜・・・Ｓｉ２１７．Ｓ［３１８がそれぞれ
出力端子Ｙｒ５〜ＹＯに出力される。従って、３２ビッ
トからなるＳＢＯ〜ＳＢ３１の先頭から３ビットソフト
させた１６ビットの信号ＳＢ３〜ＳＢ＋８か出力される
。

次表は選択端子Ａ、Ｂ、Ｃ，Ｄに入力される４ビットの
バイナリ−数値に対して入力端子Ｄｏ−Ｄ＋５を選択す
るためのデコード表である。

尚、この回路図では１６ビットのラッチ回路を２個用い
て３２ビット構成としたか、３２ビットのラッチ回路を
１個用いてもよい。

デコードテーブル６は、シフター５から出力されるＭｌ
ｌ符号による信号Ｃ０ＤＥ　１５〜０を復元オろための
復元回路であり、このデコードテーブル６内の復元用テ
ーブルｆｌＯＭにより、ラン長としてＲＬＪ　Ｎ　Ｏ〜
１１のバイナリ−データで１ｊ１力するとともに、この
入力されたＭｌ−１符号のコート長をＣＯＤ　Ｅ　Ｏ〜
３のバイナリ−データで面記シフター５に送出している
。従って、シフター５内のデータは、デコートテーブル
６で解読したＭ　Ｉ■符号長と等しいビット数だけノッ
トされた後、出力されるので、デコードテーブル６に入
力されろ信号Ｃ０ＤＥ１５〜０の上位ビットのＣ０ＤＥ
　Ｉ　５に次に解読されるＭＨ符号の先頭が位置するよ
うになる。

ラン長カウンタ７は、デコードテーブル６から入力され
たバイナリ−のラン長データをシリアルの黒又は白の信
号ＢＬＫ／Ｗｌ（Ｔとして出力するととらに、一連のシ
リアルデータを出力する毎に［３Ｌ　Ｋ　／Ｗ　ＩＩ　
’Ｉ’の信号を反転していて、デコードテーブル６から
のデータはこのラン長カウンタ７のラッチ回路７ａにラ
ッチされる。

ＥＯＬ検知回路８は、シフター５からＥＯＬ符号が出力
されたとき、これを検知して、その−行を全て白の信号
するための制御線ＥＯＬを制御する。

出力制御部９は、ラン長カウンタ７からのシリアルデー
タ、或いはＥＯＬ検知回路８からのＥＯＬ信号を所定の
８ビットのパラレル信号ＬＤＤＡＴＡＯ〜７に変換した
後、プリンタのエンジンと接続されるエンジンインタフ
ェースｌＯに送出している。パイプ信号発生回路１２は
上述した各ブロックを制御するため信号を発生する回路
であり、ＣＰＵ２．ラン長カウンタ７、出力制御部９及
びエンジンインタフェースＩＯから制御線ＩＮＰＲド「
丁を制御する。

次に上記構成によるブロック図の動作を第７図のタイム
チャートとともに説明する。

ＣＰＵ２からの制御線［ＮＰＲＮＴが“■］”、即ちノ
ンアクティブになったとき、画像バッファ３は、ＣＰＵ
２と接続され、ＣＰＵＩで圧縮されたＭＨ符号が次々に
画像バッファ３に書き込まれる。

このＣＰＵモードにおいては、パイプ信号発生回路１２
゜アドレスカウンタ４．シフター５．ラン長カウンタ７
及び出力制御部９は初期状態になっている。画像バッフ
ァ３に１頁分のデータが書き込まれると、ＣＰＵ２は、
制御線を介してエンジンインタフェース１０に起動をか
け、更に、Ｔ「Ｐ　ＲＮ　Ｔ　＝　Ｌ、即ちアクティブ
にすると、画像バッファ３は、ＣＰＵ２と切り離されて
アドレスカウンタ４及びシフター５と接続され、又、画
像バッファ３以降の各ブロックは動作状態になり、プリ
ントモードとなる。

次に外部エンジンからの１ラインの走査スタート同期信
号がエンジンインタフェースＩＯに入力されると、制御
線了谷丁はパルス状に立下がる。

これにより、出力制御部９からの制御線ＥＮＰ　ｌＰＥ
２が“Ｌ”、即ち、アクティブになり、パイプ信号発生
回路１２からの制御線ＰＩＰＥＩ、ＰＩＰＥ２には一定
時間間隔で立下がるパルスが発生する。又、ラン長カウ
ンタ７からの制御線ＥＮＰＩＰＥＩは制御線ＰＩＰＥＩ
のみをイネーブルにさせるための制御線である。ＰＩＰ
ＥＩは、アドレスカウンタ４１画像バッファ３．シフタ
ー５．デコードテーブル６及びラン長カウンタ７に接続
され、又、Ｐ［’Ｅ２はラン長カウタ７及び出力制御部
９に接続されていて、各ブロックは、ＰＩＰＥｌ、ＰＩ
ＰＥ２に発生するパルスの間隔以内に各々のブロック゛
に割り当てられている処理を完了するようにしている。

このプリントモードにおいてアドレスカウンタ４は、Ｐ
ＩＰＥＩの立下がり毎に、カウントしたアドレスをＭＡ
Ｏ〜１６の１７ビットで順次画像バッファ３に送出して
、画像バッファ３のアドレスをアクセスして、メモリに
書き込まれていたデータを読み取り、シフター５にＢＦ
ＯＵＴＯ〜Ｉ５の１６ビットとして出力させる。尚、シ
フター５からの制御線Ｃ０ＵＮＴＥＮが“Ｈ″のときは
、ＰＩＰＥＩが立下がってもアドレスカウンタ４からは
カウントしたアドレスが送出されないようになっている
。

シフター５では。既述したように入力されるデータを取
り込むとともに出力されるＣ０ＤＥ　１５〜０の１６ビ
ットの上位ビットに次に解読されるＭＨ符号の先頭が来
るようにシフトさせて、デコードテーブル６に送出する
。デコードテーブル６でＭＩＩ符号はラン長がＲＵＮＬ
Ｏ〜１１の１２ビットのバイナリ−データとして復元さ
れ、ラン長カウンタ７に送出される。このラン長カウン
タ７からは白又は黒の長さを示すデータがシリアルに出
力され、又白又は黒のシリアルデータを出力する毎に、
白又は黒を示す信号ＢＬＫ／ＷＨＴを反転している。前
記制御線「１丁の立下がりでＢＬＫ／ＷＨＴはｉ〜Ｉレ
ベルに設定されている。次にＰＩＰＥＩの立下がりによ
り入力されたラン長の値がラン長カウンタ内にプリセッ
トされる。このプリセット値がＯのときＢＬＫ／ＷＨＴ
は反転し、又、ＩのときはＰＩＰＥ２の立下がりにＢＬ
Ｋ／ＷＨＴが反転する。このプリセット値が２以上のと
きは、ＥＮＰＩＰＥｌをノンアクティブにしてＰＩＰＥ
Ｉの立下がりを禁止してラン長カウンタ部までの動作を
停止させる。そして、ＰＩＰＥ２の立下がりごとに前記
プリセット値を減じ、このプリセット値が１になったと
きにＢＬＫ／ＷＨ〒が反転し、又、ＥＮＰ　Ｉ　ＰＥＩ
をアクティブに復帰させている。出力制御部９は、ｙσ
了立下がり時に“８”にセットされるカウンタを有し、
Ｖ丁Ｖ「丁の立下がり毎にラン長カウンタ７からのシリ
アルデータをこの出力制御部９内のラッチ回路９ａに取
り込むとともに前記設定された数値がカウントにより１
づつ減じられる。このカウント値が０になると、カウン
ト値を再び８に設定するとともに、ＥＮＰ　Ｉ　ＰＥ２
はノンアクティブとなり、ＰＩＰＥＩとＰ　Ｉ　ＰＥ２
の立下がりが禁止され、各ブロック３，４，５，６，７
．９における動作が停止する。このとき上記ラッチ回路
９ａには８ビットのデータがラッチされていて、エンジ
ンインタフェースＩＯからの制御線ＬＤＲＥＱがパルス
状に立下がると、出力制御部９からデータがパラレルの
８ビットＬＤＤＡＴＡＯ〜７としてエンジンインタフェ
ース１０を介してエンジンに送出され、このとき、ＥＮ
ｒ’１ＰＥ２はアクティブに復帰する。出力制御部９に
ＥＯＬ信号が入力されると無条件でＥＮＰｒＰＥ２はノ
ンアクティブとなり、この場合、次のスσ「の立下がり
でＥＮＰ　Ｉ　ＰＥ丁はアクティブに戻る。このＥＯＬ
信号の発生後、ＬＤＲＥＱの立上がりから「１丁の立下
がりまでラン長カウンタ７からの信号を無効にする。

以上説明したようにこの実施例では、信号の処理を各ブ
ロックで段階的に行なうのではなく、各ブロックを同一
のパイプ信号によるクロックパルスで制御することによ
り、各ブロックでそれぞれ割り当てられた信号処理を前
記クロックのパルス間隔内で並行して行なっている。即
ち、アドレスカウンタ４の発生するアドレスが、制御線
ＰＩＰＥｌによるパルスにより、ａ−＋ｂ→Ｃ＋ｄ→ｅ
→ｒと変化していくとき、ｆのアドレスを発生した時点
Ｌ１では画像バッファ３はｅのアドレスを取り込み、次
のパルスが発生ずる時点【ｔまでにｅのアドレスに対応
するデータを出力として準備する。シフタ−５は時点ｔ
１でｄのアドレスにより発生した画像バッファ３の出力
ＢＦＯＵＴＯ〜１５を取り込み、時点ｔ２までにｄのア
ドレスに対応するＲＬＩＮＯ〜１１を出ノ〕として準備
する。ラン長カウンタ７は時点ｔ１でＣのアドレスによ
りデコードテーブル６から発生したＲＵＮＬＯ〜１１を
取り込み、又、出力制御部９はｂのアドレスによりラン
長カウンタ７で発生したＢＬＫ／ＷＨ〒を取り込んでい
る。

このように各ブロックはそれぞれ異なる別のデータに対
する処理を同一のタイミング内で行なうので、上述のブ
ロック図において高速に信号を処理することができる。

又、シフター５はパラレルシフターとしたので１回のシ
フト動作により最大１６ビットのデータがシフトでき圧
縮データの復元が高速になる。尚、上記実施例は画像形
成装置として電子写真方式を利用したプリンタについて
記載したが、本発明は一般に副走査方向の速度がかえら
れない画像形成装置、例えばＣＲＴ表示装置にも適用で
きる。

［発明の効果］この発明によるデータ復元回路は、画像データの圧縮デ
ータを記憶しているメモリと、圧縮データを復元する復
元用テーブルの間にパラレル信号を受けろパラレルシフ
ターを設けて、上記圧縮データのメモリと復元用テーブ
ルとの間のデータの授受をパラレル処理するようにした
ので、１回のシフト動作でメモリからの所定の圧縮デー
タを前記パラレルシフターに入力して処理することがで
き、たとえば画像データをプリンタに転送するためのイ
ンタフェースにおいて圧縮データを高速に復元処理する
ことができる。

【図面の簡単な説明】

第１図はこの発明を適用したプリンタの概要を示すブロ
ック図、第２図は圧縮変換テーブル内に格納されている
変換用データのビット配列図、第３図はメモリに書き込
まれるＭＨ符号の配列図、第４図は復元用テーブルＲＯ
Ｍから出力されるバイナリ−による復元データの配列図
、第５図はこの発明の１実施例を示すブロック図、第６
図は第５図におけるシフターの配線図、第７図は第５図
のブロック図における動作を示すタイムチャート、第８
図は従来の復元方式を示すブロック図である。ｌ・・・外部インタフェース、　　２・・・ＣＰＵ。３・・・画像バッファ、　４・・・アドレスカウンタ、
５・・・シフター、　　６・・・デコードテーブル、７
・・・ラン長カウンタ、　　８・・ＥＯＬ検出回路、９
・・出力制御部、ｌＯ・・・エンジンインタフェース、
１１・・・ダイナミックラム制御部、１２・・パイプ信号発生回路。

Claims

【特許請求の範囲】

（１）画像データのラン長を符号化して記憶するメモリ
と、このメモリから所定のビット数で出力されたデータ
を適宜シフトさせることにより、次に復元されるラン長
符号がデータの先頭となるようにして出力するシフター
回路と、前記シフター回路から出力されたラン長符号を
復元し、そのラン長をバイナリーコードで出力する復元
メモリとから構成されるデータ復元回路であって、前記
シフターにパラレルシフターを用いたことを特徴とする
データ復元回路。
（２）上記シフターは、２ｎビットＢＩ＿１〜ＢＩ＿２
ｎを入力として２ｎビットＢＯ＿１〜ＢＯ＿２ｎを出力
とするラッチ回路と、ｎビットを入力とし、このｎビッ
トに中から１ビットのみをセレクト用入力端子Ｓｏ−Ｓ
ｍの状態により選択して出力するｎ個のセレクタとで構
成され、第１のセレクタにはＢＯ＿１〜ＢＯｎのｎビッ
トが入力され、第２のセレクタにはＢＯ＿２〜ＢＯｎ＿
＋＿１が入力され、このように２ｎビットのＢＯ＿１〜
ＢＯ＿２ｎから連続したｎビットが順次１ビットづつず
れて入力されるように接続され、更に各セレクタのセレ
クト用入力端子は相互に接続されている特許請求の範囲
第１項記載のデータ復元回路。
（３）上記シフターのラッチ回路は、ｎビットの２個の
ラッチ回路からなり、第１のラッチ回路の出力を第２の
ラッチ回路の入力とし、第１のラッチ回路のｎビットの
出力と、第２のラッチ回路のｎビットの出力とで２ｎビ
ットの出力となるように構成し、第１のラッチ回路には
ｎビットＢＩ＿１〜ＢＩｎを入力し、第１のラッチタイ
ミングでＢＩ＿１〜ＢＩｎをラッチし、ＢＯ＿１〜ＢＯ
ｎとして出力し、第２のラッチタイミングでは第１のラ
ッチ回路の入力に表われるＢＩｎ＿＋＿１〜ＢＩ＿２ｎ
をラッチしてＢＯｎ＿＋＿１〜ＢＯ＿２ｎとして出力す
るとともに、第１のラッチタイミングで、第１のラッチ
回路でラッチされた出力データＢＯ＿１〜ＢＯｎをラッ
チし、ＢＯ＿１〜ＢＯ＿２ｎの２ｎビットとして出力す
る特許請求の範囲第２項記載のデータ復元回路。