JPS6286933A - 位相同期方式 - Google Patents
位相同期方式Info
- Publication number
- JPS6286933A JPS6286933A JP60225999A JP22599985A JPS6286933A JP S6286933 A JPS6286933 A JP S6286933A JP 60225999 A JP60225999 A JP 60225999A JP 22599985 A JP22599985 A JP 22599985A JP S6286933 A JPS6286933 A JP S6286933A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- frame
- clock
- elastic store
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、同期多重変換装置、交換機、マルチメディア
多重化装置、ディジタルクロスコネクト装置等における
伝送路から抽出したタロツクを装置内のクロックに乗り
換える部分（伝送路終端部）に関するものである。
多重化装置、ディジタルクロスコネクト装置等における
伝送路から抽出したタロツクを装置内のクロックに乗り
換える部分（伝送路終端部）に関するものである。
（従来の技術）
従来、伝送路から抽出したクロックを装置内のクロック
に乗シ換えると共に、装置内の処理しやすい位相に合わ
せる回路として第３図に示す回路が用いられている。本
回路は、２次群同期多重変換装置の伝送路終端部に用い
られているものであシ、伝送路から抽出したクロック金
網同期装置から構成される装置内のクロックに乗９換え
ると共） に、伝送路フン−ムの先頭位置（フンームパ
ルス）を装置内の８ ＫＨｚ位相夕ａツクに合わす機能
を有する。従って、この場合、エラステインクストアの
容量は１２５μｓ（２次群伝送路終端では７８９ｂｉｔ
）が必要となる。一般に伝送路上では、伝送媒体の遅
延変動、網同期装置の特性による変動等により周波数の
位相変動が生じる。これはほぼ１０μｓ以内であること
が知られている。この位相変動は、エラステインクスト
アにより吸収される。
に乗シ換えると共に、装置内の処理しやすい位相に合わ
せる回路として第３図に示す回路が用いられている。本
回路は、２次群同期多重変換装置の伝送路終端部に用い
られているものであシ、伝送路から抽出したクロック金
網同期装置から構成される装置内のクロックに乗９換え
ると共） に、伝送路フン−ムの先頭位置（フンームパ
ルス）を装置内の８ ＫＨｚ位相夕ａツクに合わす機能
を有する。従って、この場合、エラステインクストアの
容量は１２５μｓ（２次群伝送路終端では７８９ｂｉｔ
）が必要となる。一般に伝送路上では、伝送媒体の遅
延変動、網同期装置の特性による変動等により周波数の
位相変動が生じる。これはほぼ１０μｓ以内であること
が知られている。この位相変動は、エラステインクスト
アにより吸収される。
エラスティックにおける位相変動の吸収において。
書込みの先頭を示す書込みリセットパルスＷＲの変動に
よって読出しの先頭を示す読出しリセットパルスＲＲと
の位相関係が変動し、データの２度読み、データの欠落
が生じることがある。とれてよるデータの２度読み、欠
落はスリップと呼ばれる。このため、第３図に示す如＜
、ＷＲとＲＲの位相差全比較し、ある位相差以上に接近
したときに、遅延回路の挿脱全行うことにより、ＷＲと
ＲＲの位相を強制的に遅延回路分離す操作を行っている
。これは、スリップ制御と呼ばれる。
よって読出しの先頭を示す読出しリセットパルスＲＲと
の位相関係が変動し、データの２度読み、データの欠落
が生じることがある。とれてよるデータの２度読み、欠
落はスリップと呼ばれる。このため、第３図に示す如＜
、ＷＲとＲＲの位相差全比較し、ある位相差以上に接近
したときに、遅延回路の挿脱全行うことにより、ＷＲと
ＲＲの位相を強制的に遅延回路分離す操作を行っている
。これは、スリップ制御と呼ばれる。
本回路により、動作クロックは装置内のクロックになる
と共に各伝送路のフレームの先頭位置が全てそろってい
るので、即ち、８ＫＨｚ位相同期が行われるので、６４
Ｋｂ／ｓ回線の任意接続を行う制御がし易くなる。
と共に各伝送路のフレームの先頭位置が全てそろってい
るので、即ち、８ＫＨｚ位相同期が行われるので、６４
Ｋｂ／ｓ回線の任意接続を行う制御がし易くなる。
上述のように、６４Ｋｂ／ｓ回線を意識し、これらの回
線の任意の接続替えを行う場合、 ８ＫＨｚ位相をとる
必要があったが、もつと高速の回線の任意の接続替え（
変換）全実施するような装置においては、高速の回線に
応じた位相同期化全図ればよい。今、例えば、複数の４
次群（１００Ｍｂ／Ｓ ）伝送路間の６．３Ｍｂ／ｓ
回線の任意の接続替えを行うような装置を考えると、４
次群伝送路フレームが６．３Ｍｂ／ｓ回線のｍビット多
重とすると６．３ＭＨｚ／ｍ位相同期化（ブロック位相
同期と呼ぶ）を図ればよく、オフテラ）（８ｂｉｔ）多
重とすれば、約０．８ＭＨｚ位相同期化を図ればよいこ
とになる。
線の任意の接続替えを行う場合、 ８ＫＨｚ位相をとる
必要があったが、もつと高速の回線の任意の接続替え（
変換）全実施するような装置においては、高速の回線に
応じた位相同期化全図ればよい。今、例えば、複数の４
次群（１００Ｍｂ／Ｓ ）伝送路間の６．３Ｍｂ／ｓ
回線の任意の接続替えを行うような装置を考えると、４
次群伝送路フレームが６．３Ｍｂ／ｓ回線のｍビット多
重とすると６．３ＭＨｚ／ｍ位相同期化（ブロック位相
同期と呼ぶ）を図ればよく、オフテラ）（８ｂｉｔ）多
重とすれば、約０．８ＭＨｚ位相同期化を図ればよいこ
とになる。
６．３Ｍｂ／ｓ回線の８ピント多重化された４次群上の
情報配置の一例を第４図に示す。従来の同期方式をその
まま使うとすると、エラスティックストアの容量は、ブ
ロック長の約１．２５μｓ （１２０ｂｉｔ ）となる
。しかし、従来の位相同期方式で、６．３ ＭＨｚ／８
の位相同期を図るとすればエラスティックストアの容量
は、１．２５μｓ （約１２０ｂｉｔ）に対し、伝送路
遅延変動が約１０μＳ（約１０００ ｂｉｔ）であり。
情報配置の一例を第４図に示す。従来の同期方式をその
まま使うとすると、エラスティックストアの容量は、ブ
ロック長の約１．２５μｓ （１２０ｂｉｔ ）となる
。しかし、従来の位相同期方式で、６．３ ＭＨｚ／８
の位相同期を図るとすればエラスティックストアの容量
は、１．２５μｓ （約１２０ｂｉｔ）に対し、伝送路
遅延変動が約１０μＳ（約１０００ ｂｉｔ）であり。
スリップがかならず生起することとなシ、伝送品質上さ
ける必要がある。従来の回路を、２次群の８ＫＨｚ位相
同期化に適用する場合においては、エラスティック容量
（７８９ｂｉｔ）に対し１周波数位相変動量（約６０ｂ
ｉｔ）と小さいのでスリップが最初に生起する確率は約
７．６％となり、充分小さく問題がないが、周波数位相
変動量の方が、位相同期の周波数に含まれる情報（以後
ブロックということがある）量に比し大きい場合は、上
記の確率は１となり、もはや第３図に示す回路を適用す
ることはできない。
ける必要がある。従来の回路を、２次群の８ＫＨｚ位相
同期化に適用する場合においては、エラスティック容量
（７８９ｂｉｔ）に対し１周波数位相変動量（約６０ｂ
ｉｔ）と小さいのでスリップが最初に生起する確率は約
７．６％となり、充分小さく問題がないが、周波数位相
変動量の方が、位相同期の周波数に含まれる情報（以後
ブロックということがある）量に比し大きい場合は、上
記の確率は１となり、もはや第３図に示す回路を適用す
ることはできない。
（発明が解決しようとする問題点）
しだがって、複数の４次群信号において、例えば６．３
Ｍｂ／ｓ回線設定に適した位相同期を行うには、スリッ
プの生じないしかもエラスティックの容量の小さな位相
同期方式が有効であるが、従来の位相同期方式では本条
件を満足しない。また仮にエラスティック容量を大きく
していくと７・−ドウエア規模が増大すると共に情報に
対し遅延時間が大きくなる。また、いくらエラスティッ
ク容量を大きくしても従来の方式ではスリップの生起は
避けられない。
Ｍｂ／ｓ回線設定に適した位相同期を行うには、スリッ
プの生じないしかもエラスティックの容量の小さな位相
同期方式が有効であるが、従来の位相同期方式では本条
件を満足しない。また仮にエラスティック容量を大きく
していくと７・−ドウエア規模が増大すると共に情報に
対し遅延時間が大きくなる。また、いくらエラスティッ
ク容量を大きくしても従来の方式ではスリップの生起は
避けられない。
本発明は上記問題点を改善することを目的とする。
（問題点を解決するだめの手段）
上記目的を達成するための本発明の特徴は、伝送路の信
号から抽出（〜たクロックから装置内のクロックに変換
すると共に装置内の処理に適するクロック位相に合せる
位相同期方式において、クロック変換用のエラスティッ
クストアによるバソファメモリヲ具備し、その書込み先
頭を指定する同期的なパルスＷＲと読出し先頭を指定す
る周期的なパルスＲＲの相対位相を、フレーム同期復帰
時に隣接する２つのＷＲのはソ中夫の時間位置にＲＲが
位置するごとく設定する位相同期方式にある０ （作用） 伝送路上で生じる周波数位相変動は、エラスティックス
トアの書込みリセットパルスＷＲと読出しリセットパル
スＲＲの変動となって現れ、位相関係により、前述のス
リップが生じる。したかって、ＲＲの周期を伝送路上で
生じる周波数位相変動の最大量ＴＶの２倍以上とシ、相
対的にＲＲとＲＲの真中にＷＲｆもってくれば、スリッ
プは生起しない。即ち、第５図に示すように、伝送路上
で生じる周波数位相変動の最大量ｋＴｖ、入カデ一夕と
ど一夕のフォーマント変換に必要な量と余裕分を含めた
量ｋＴｒ とし、ＷＲの周期全ブロック長Ｂの整数倍に
Ｔｒを選び（２ＸＴｖ＋Ｔｒ）とするとき、フレーム同
時復帰時に、ＲＲｋＴｒ。
号から抽出（〜たクロックから装置内のクロックに変換
すると共に装置内の処理に適するクロック位相に合せる
位相同期方式において、クロック変換用のエラスティッ
クストアによるバソファメモリヲ具備し、その書込み先
頭を指定する同期的なパルスＷＲと読出し先頭を指定す
る周期的なパルスＲＲの相対位相を、フレーム同期復帰
時に隣接する２つのＷＲのはソ中夫の時間位置にＲＲが
位置するごとく設定する位相同期方式にある０ （作用） 伝送路上で生じる周波数位相変動は、エラスティックス
トアの書込みリセットパルスＷＲと読出しリセットパル
スＲＲの変動となって現れ、位相関係により、前述のス
リップが生じる。したかって、ＲＲの周期を伝送路上で
生じる周波数位相変動の最大量ＴＶの２倍以上とシ、相
対的にＲＲとＲＲの真中にＷＲｆもってくれば、スリッ
プは生起しない。即ち、第５図に示すように、伝送路上
で生じる周波数位相変動の最大量ｋＴｖ、入カデ一夕と
ど一夕のフォーマント変換に必要な量と余裕分を含めた
量ｋＴｒ とし、ＷＲの周期全ブロック長Ｂの整数倍に
Ｔｒを選び（２ＸＴｖ＋Ｔｒ）とするとき、フレーム同
時復帰時に、ＲＲｋＴｒ。
中に設定すれば、スリップ率全実質的にＯにできる。
いま、上述の記号、ＴＶ とＢｅ用いるとき従来の発明
とは、ＴＶ＞Ｂの場合を考えている点、スリップ率をＯ
にする点、さらにエラスティックストアの最小容量を式
（１）で与えている点で異なる。
とは、ＴＶ＞Ｂの場合を考えている点、スリップ率をＯ
にする点、さらにエラスティックストアの最小容量を式
（１）で与えている点で異なる。
第１１囚は本発明の第一の実施例を説明する図である。
フレーム同期回路、ＷＲ，ＷＩ生成カウンタ、エラステ
インクストア、比較回路、ＲＲ生成カウ／り、ＲＩ生成
カウノタ、オアゲートから構成される。第１図（Ｂ）の
タイミングチャートに示す如＜、ＷＲ、ＷＩ生成カウン
タは、伝送路から抽出したクロックＷＣＫに基づき、フ
レーム同期回路からのフレーム同期確立時のフレーム・
（ルスＦｆによシ、ＷＲの初期設定を行い、以後必要な
ブロック周波数毎に、繰り返しパルスが出力される。Ｗ
Ｒパルスは、エラステインクストアに人力され、ここか
ら入力データが書き込まれることになる。また、ＷＲ，
ＷＩ生成カウンタは、フレーム変換時に必要となる書込
みイ／ヒピソトパルスＷＩも生成されエラスティックス
トアの該端子に入力される。ＲＲ生成カウンタは、ブロ
ック長毎にパルスを有するブロックパルスＲＢ及び読出
しクロックパルスＲＣＫ及び）Ｖ−ム同期確立時のフレ
ームパルスＦｆ （即ち、ＷＲの初期設定値）に基づい
て、ＷＲとＷＲのパルス間の第５図に示す。ＴｒＯ中に
ＲＲ’に初期値に設定し、（２Ｔｖ十Ｔ、）周期にＲＲ
パルスを生成する。ＲＩ生成カウンタは、内部フレーム
フォーマットに必要となるエラスティックストアのイン
ヒビソトパルスヲ生成する。また、ＲＲとＷＲの位相差
がある値以上接近した場合には、再びフレーム同期確立
時に行った初期設定を行う。
インクストア、比較回路、ＲＲ生成カウ／り、ＲＩ生成
カウノタ、オアゲートから構成される。第１図（Ｂ）の
タイミングチャートに示す如＜、ＷＲ、ＷＩ生成カウン
タは、伝送路から抽出したクロックＷＣＫに基づき、フ
レーム同期回路からのフレーム同期確立時のフレーム・
（ルスＦｆによシ、ＷＲの初期設定を行い、以後必要な
ブロック周波数毎に、繰り返しパルスが出力される。Ｗ
Ｒパルスは、エラステインクストアに人力され、ここか
ら入力データが書き込まれることになる。また、ＷＲ，
ＷＩ生成カウンタは、フレーム変換時に必要となる書込
みイ／ヒピソトパルスＷＩも生成されエラスティックス
トアの該端子に入力される。ＲＲ生成カウンタは、ブロ
ック長毎にパルスを有するブロックパルスＲＢ及び読出
しクロックパルスＲＣＫ及び）Ｖ−ム同期確立時のフレ
ームパルスＦｆ （即ち、ＷＲの初期設定値）に基づい
て、ＷＲとＷＲのパルス間の第５図に示す。ＴｒＯ中に
ＲＲ’に初期値に設定し、（２Ｔｖ十Ｔ、）周期にＲＲ
パルスを生成する。ＲＩ生成カウンタは、内部フレーム
フォーマットに必要となるエラスティックストアのイン
ヒビソトパルスヲ生成する。また、ＲＲとＷＲの位相差
がある値以上接近した場合には、再びフレーム同期確立
時に行った初期設定を行う。
上述の実施例は読出し側の位相１ＷＲｔ基準にして、選
択生成する方式であったが、ＷＲとＲＲの相対位相関係
を第２図のように初期設定すればよいので、書込み側の
位相’ｔＲＲｋ基準にして、選択、生成する方式も考え
られる。第２図は、書込み側位相全制御する一実施例で
ある。
択生成する方式であったが、ＷＲとＲＲの相対位相関係
を第２図のように初期設定すればよいので、書込み側の
位相’ｔＲＲｋ基準にして、選択、生成する方式も考え
られる。第２図は、書込み側位相全制御する一実施例で
ある。
（発明の効果）
以上説明したように１本発明は伝送路上で生じる周波数
位相変動量ＴＶが、装置の処理に適した位相同期の周期
に含まれる情報（ブロック）の量が大きい場合に、ＴＶ
の２倍とフォーマット変換を含む余裕分の容量を有する
エラスティックストアを用いて、エラステインクストア
の読出しリセントハルスＷＲと書き込みリセットノ＜ル
スＲＲの位相関係を、初期設定時（フレーム同期確立時
）に最大距離にする制御を行っているので、ＷＲとＲＲ
の相対位相は正常となり、エラスティックストアにおけ
るデータの２度読み、欠落（スリップ）は生起し々い利
点がある。
位相変動量ＴＶが、装置の処理に適した位相同期の周期
に含まれる情報（ブロック）の量が大きい場合に、ＴＶ
の２倍とフォーマット変換を含む余裕分の容量を有する
エラスティックストアを用いて、エラステインクストア
の読出しリセントハルスＷＲと書き込みリセットノ＜ル
スＲＲの位相関係を、初期設定時（フレーム同期確立時
）に最大距離にする制御を行っているので、ＷＲとＲＲ
の相対位相は正常となり、エラスティックストアにおけ
るデータの２度読み、欠落（スリップ）は生起し々い利
点がある。
第１図は１本発明の第一実施例で、１、スリップを生起
せずに伝送路上で生じる周波数位相変動Ｔｖｅ吸収する
と共にＴｖよシも小さい情報量分の位相同期を確立する
ものである。 第２図は１本発明の第二の実施列である。 第３図は、伝送路上で生じる周波数位相変動を吸収する
と共に、各伝送路上における８ＫＨｚ周期のフレーム先
頭位置を装置内のクロックにより８ＫＨｚ位相同期を図
る回路である。 第４図は、６．３Ｍｂ／Ｓ回線ヲ１５多重した４次群信
号フレーム構成の一例である。 第５図は、伝送路上で生じる周波数位相変動量の方が、
装置内で同期化する位相周波数内の情報量（ブロック量
）より大きい場合に、スリップが生起しないエラスティ
ックストアの書込リセットパルスＷＲと読出しりセント
パルスＲＲの位相関係を示す。
せずに伝送路上で生じる周波数位相変動Ｔｖｅ吸収する
と共にＴｖよシも小さい情報量分の位相同期を確立する
ものである。 第２図は１本発明の第二の実施列である。 第３図は、伝送路上で生じる周波数位相変動を吸収する
と共に、各伝送路上における８ＫＨｚ周期のフレーム先
頭位置を装置内のクロックにより８ＫＨｚ位相同期を図
る回路である。 第４図は、６．３Ｍｂ／Ｓ回線ヲ１５多重した４次群信
号フレーム構成の一例である。 第５図は、伝送路上で生じる周波数位相変動量の方が、
装置内で同期化する位相周波数内の情報量（ブロック量
）より大きい場合に、スリップが生起しないエラスティ
ックストアの書込リセットパルスＷＲと読出しりセント
パルスＲＲの位相関係を示す。
Claims (1)
- 【特許請求の範囲】 伝送路の信号から抽出したクロックから装置内のクロッ
クに変換すると共に装置内の処理に適するクロック位相
に合せる位相同期方式において、クロック変換用のエラ
ステイツクストアによるバッファメモリを具備し、 その書込み先頭を指定する周期的なパルスＷＲと読出し
先頭を指定する周期的なパルスＲＲの相対位相を、フレ
ーム同期復帰時に隣接する２つのＷＲのほゞ中央の時間
位置にＲＲが位置するごとく設定することを特徴とする
位相同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225999A JPS6286933A (ja) | 1985-10-12 | 1985-10-12 | 位相同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225999A JPS6286933A (ja) | 1985-10-12 | 1985-10-12 | 位相同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286933A true JPS6286933A (ja) | 1987-04-21 |
Family
ID=16838204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225999A Pending JPS6286933A (ja) | 1985-10-12 | 1985-10-12 | 位相同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253134A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | エラスチツクストア回路 |
| US6408011B1 (en) | 1997-10-20 | 2002-06-18 | Yazaki Corporation | Communication method between devices having different sampling rates and communication system employing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106210A (en) * | 1976-03-03 | 1977-09-06 | Fujitsu Ltd | Phase variation absoption system |
| JPS60152138A (ja) * | 1984-01-20 | 1985-08-10 | Nec Corp | フレ−ム位相合わせ方式 |
-
1985
- 1985-10-12 JP JP60225999A patent/JPS6286933A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106210A (en) * | 1976-03-03 | 1977-09-06 | Fujitsu Ltd | Phase variation absoption system |
| JPS60152138A (ja) * | 1984-01-20 | 1985-08-10 | Nec Corp | フレ−ム位相合わせ方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253134A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | エラスチツクストア回路 |
| US6408011B1 (en) | 1997-10-20 | 2002-06-18 | Yazaki Corporation | Communication method between devices having different sampling rates and communication system employing the same |
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