JPS628816B2 - - Google Patents
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- Publication number
- JPS628816B2 JPS628816B2 JP55183717A JP18371780A JPS628816B2 JP S628816 B2 JPS628816 B2 JP S628816B2 JP 55183717 A JP55183717 A JP 55183717A JP 18371780 A JP18371780 A JP 18371780A JP S628816 B2 JPS628816 B2 JP S628816B2
- Authority
- JP
- Japan
- Prior art keywords
- elements
- arithmetic unit
- stage
- pipeline arithmetic
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はいわゆるパイプライン演算器の制御方
法に関する。
法に関する。
コンピユータ処理の高速化を図るための手法が
種々提案されている。本発明はその手法の中の１
つであるパイプライン演算器について言及する。
パイプライン演算器とは、演算すべきデータを複
数段の演算ステージに次から次へと連続的に送り
出して処理するものである。かくしてパイプライ
ン演算器自体はかなり高速のデータ処理を行なう
ことができる。
種々提案されている。本発明はその手法の中の１
つであるパイプライン演算器について言及する。
パイプライン演算器とは、演算すべきデータを複
数段の演算ステージに次から次へと連続的に送り
出して処理するものである。かくしてパイプライ
ン演算器自体はかなり高速のデータ処理を行なう
ことができる。
ところが、パイプライン演算器そのものは高速
処理を行なつているにも拘らず、これと連係する
例えばインストラクシヨン・ユニツト、メモリ・
ユニツトとのやりとりが円滑になされないため、
結局コンピユータシステム全体としての演算処理
速度は、期待し得る理論上の速度に到達していな
い。この点について、現状では未だ十分な解決案
が議論されていない。というのは、パイプライン
演算器そのものが未だ完全な実用段階に入つてい
ないからである。
処理を行なつているにも拘らず、これと連係する
例えばインストラクシヨン・ユニツト、メモリ・
ユニツトとのやりとりが円滑になされないため、
結局コンピユータシステム全体としての演算処理
速度は、期待し得る理論上の速度に到達していな
い。この点について、現状では未だ十分な解決案
が議論されていない。というのは、パイプライン
演算器そのものが未だ完全な実用段階に入つてい
ないからである。
従つて本発明の目的は、実質的に期待し得る理
論上の演算速度に近付けることのできるパイプラ
イン演算器の制御方法を提案することである。
論上の演算速度に近付けることのできるパイプラ
イン演算器の制御方法を提案することである。
上記目的に従い本発明は、直列接続された複数
段の演算ステージからなり１命令毎の複数のエレ
メントに含まれるデータを順次処理するパイプラ
イン演算器において、該複数段の演算ステージと
並行して前記複数のエレメントのエレメント数を
計数するステージを設け、その計数が所定の計数
値に達したとき、その周辺装置に対して所定の予
告信号を供給するようにしたことを特徴とするも
のである。
段の演算ステージからなり１命令毎の複数のエレ
メントに含まれるデータを順次処理するパイプラ
イン演算器において、該複数段の演算ステージと
並行して前記複数のエレメントのエレメント数を
計数するステージを設け、その計数が所定の計数
値に達したとき、その周辺装置に対して所定の予
告信号を供給するようにしたことを特徴とするも
のである。
以下図面に従つて本発明を説明する。
第１図は一般的なパイプライン演算器の一構成
例を示すブロツク図である。本図において、Ｄ２
およびＤ３はそれぞれ第１エレメント群および第
２エレメント群に含まれるデータを意味し、これ
らが入力データとなる。各入力データはそれぞれ
ＡステージのレジスタＲ２ＡおよびＲ３Ａに一旦
ストアされたのち、対応するプレシフタPRS２お
よびPRS３を経由して、Ｂステージの各レジスタ
Ｒ２ＢおよびＲ３Ｂに至る。前記プレシフタ
（PRS）は、例えば浮動小数点の加算において、
指数部を比較し、その大きい方に数値合せを行な
う、というような操作を施す。
例を示すブロツク図である。本図において、Ｄ２
およびＤ３はそれぞれ第１エレメント群および第
２エレメント群に含まれるデータを意味し、これ
らが入力データとなる。各入力データはそれぞれ
ＡステージのレジスタＲ２ＡおよびＲ３Ａに一旦
ストアされたのち、対応するプレシフタPRS２お
よびPRS３を経由して、Ｂステージの各レジスタ
Ｒ２ＢおよびＲ３Ｂに至る。前記プレシフタ
（PRS）は、例えば浮動小数点の加算において、
指数部を比較し、その大きい方に数値合せを行な
う、というような操作を施す。
レジスタＲ２ＢおよびＲ３Ｂ内のデータは、ア
ダーADDにて加算されてＣステージのレジスタ
Ｒ１Ｃに至り、ポストシフタPTSを経由して、Ｄ
ステージのレジスタＲ１Ｄにストアされ、その後
出力データＤ１として出力される。
ダーADDにて加算されてＣステージのレジスタ
Ｒ１Ｃに至り、ポストシフタPTSを経由して、Ｄ
ステージのレジスタＲ１Ｄにストアされ、その後
出力データＤ１として出力される。
上述したパイプライン演算のプロセスは第２図
より明らかである。第２図は第１図のステージを
走るエレメントの流れを図解的に示すタイムチヤ
ートである。これらタイムチヤートは４段（図中
の１〜４まで）に積み重ねられており、各段は前
述したＡ，Ｂ，ＣおよびＤの各ステージに対応す
る。図中の１〜９の数字は連続して処理されるエ
レメント番号（その中味は前述のデータである）
を示している。第１図に示す如く、レジスタＲ２
ＡおよびＲ３Ａは同一ステージにあり、第２図(1)
の欄に示す如くエレメント１，２，３…９の各デ
ータが逐次ストアされる。これらエレメント１，
２，３，９…の各データは次のＢステージに移る
と（第２図の(2)欄）、次の新たなエレメントが同
第(1)欄のように入つてくる。結局、レジスタＲ２
Ａ，Ｒ３Ａ，Ｒ２Ｂ，Ｒ３Ｂ，Ｒ１Ｃ，Ｒ１Ｄに
入るエレメントは時系列的に縦の流れでみると、
１エレメントずつシフトしていることになる。こ
のシフトは１サイクル・クロツクを単位としてな
される。本図から明らかな如く、パイプライン演
算器は、一連のデータが隙間なく密に処理されて
行くから、極めて高速な処理が期待される。
より明らかである。第２図は第１図のステージを
走るエレメントの流れを図解的に示すタイムチヤ
ートである。これらタイムチヤートは４段（図中
の１〜４まで）に積み重ねられており、各段は前
述したＡ，Ｂ，ＣおよびＤの各ステージに対応す
る。図中の１〜９の数字は連続して処理されるエ
レメント番号（その中味は前述のデータである）
を示している。第１図に示す如く、レジスタＲ２
ＡおよびＲ３Ａは同一ステージにあり、第２図(1)
の欄に示す如くエレメント１，２，３…９の各デ
ータが逐次ストアされる。これらエレメント１，
２，３，９…の各データは次のＢステージに移る
と（第２図の(2)欄）、次の新たなエレメントが同
第(1)欄のように入つてくる。結局、レジスタＲ２
Ａ，Ｒ３Ａ，Ｒ２Ｂ，Ｒ３Ｂ，Ｒ１Ｃ，Ｒ１Ｄに
入るエレメントは時系列的に縦の流れでみると、
１エレメントずつシフトしていることになる。こ
のシフトは１サイクル・クロツクを単位としてな
される。本図から明らかな如く、パイプライン演
算器は、一連のデータが隙間なく密に処理されて
行くから、極めて高速な処理が期待される。
ところが実際にその高速性は十分に発揮されて
いない。すなわち、上記パイプライン演算器に連
係する周辺装置とのやりとりが効率良くなされて
いないから、コンピユータシステム全体の実質的
処理速度はそれ程大とならない。ここにいう周辺
装置とは主としてインストラクシヨン・ユニツト
をいう。インストラクシヨン・ユニツトはコンピ
ユータシステム内の種々装置に対して所定の命令
を与えるものである。例えば、該インストラクシ
ヨン・ユニツトはメモリ（図示せず）に対し第１
図の入力データＤ２およびＤ３をパイプライン演
算器に出力すべきこと（読出し）を指示する。あ
るいは、第１図のパイプライン演算器からの出力
データＤ１をメモリ（図示せず）に入力すべきこ
と（書込み）を指示する。本発明は前記指示のう
ち後者の指示について言及するものであるが、こ
の場合、出力データＤ１が送出されてから当該メ
モリに書込み操作を指示したのでは無駄時間が生
じてしまう。そしてこれが前述した処理速度の増
大に支障を及ぼす。
いない。すなわち、上記パイプライン演算器に連
係する周辺装置とのやりとりが効率良くなされて
いないから、コンピユータシステム全体の実質的
処理速度はそれ程大とならない。ここにいう周辺
装置とは主としてインストラクシヨン・ユニツト
をいう。インストラクシヨン・ユニツトはコンピ
ユータシステム内の種々装置に対して所定の命令
を与えるものである。例えば、該インストラクシ
ヨン・ユニツトはメモリ（図示せず）に対し第１
図の入力データＤ２およびＤ３をパイプライン演
算器に出力すべきこと（読出し）を指示する。あ
るいは、第１図のパイプライン演算器からの出力
データＤ１をメモリ（図示せず）に入力すべきこ
と（書込み）を指示する。本発明は前記指示のう
ち後者の指示について言及するものであるが、こ
の場合、出力データＤ１が送出されてから当該メ
モリに書込み操作を指示したのでは無駄時間が生
じてしまう。そしてこれが前述した処理速度の増
大に支障を及ぼす。
そこで本発明は第３図の如き構成を提案する。
第３図は本発明の制御方法を実現するための一実
施例を示すブロツク図である。ただし、本図中右
側の系は既に第１図で説明したとおりである。従
つて本図中左側の系が本発明に基づいて導入され
る。該系３０に入力すべきものは１命令で処理す
べきエレメント数EN（第２図の１，２，３…９
でありベクトル長とも称される）である。このエ
レメント数ENは、前記インストラクシヨン・ユ
ニツトがパイプライン演算器に対して命令を指示
する際に明確になつている。エレメント数EN
は、さらに計数手段、例えばカウンタ（CNTA）
３１にプリセツトされる。このとき対応データの
一番目はＡステージのレジスタＲ２Ａ，Ｒ３Ａに
入つている。その後、当該データが１ステージず
つ、１サイクル・クロツクCCに同期して、図中
の下方にシフトすると同時に、カウンタ３１の内
容はデクレメント手段（−１）３２により１ずつ
減算（ダウンカウント）される。ここで、前述の
出力データＤ１（１つの命令の最初の演算結果）
が前記メモリに書込み開始されるべきタイミング
より先行して数サイクル・クロツク前に、前記イ
ンストラクシヨン・ユニツトに予告信号Ｗを形成
しようとするのが本発明の趣旨であるから、この
ために先ず１エレメント群の最終エレメントを検
出することとする。すなわち、前記カウンタ３１
の計数値が１となつたときに、予告のために操作
を起動する。この起動の最初はカウンタ３１の計
数値１を検出することであり、これを行なうのが
回路３３であり例えばデコーダからなる。該デコ
ーダ３３は当該検出時に論理“１”を出力する。
この論理“１”が、前述した予告信号の源であ
る。この予告信号をいかなるステージで送出する
かは任意であり、例えばＢステージに置かれた検
出回路（WB）３４から信号Ｗを得るか、あるい
はＣステージに置かれた検出回路（WC）３５か
ら信号Ｗを得るかによつて適宜設定できる。な
お、検出回路３４，３５はそれぞれフリツプ・フ
ロツプで形成できる。
第３図は本発明の制御方法を実現するための一実
施例を示すブロツク図である。ただし、本図中右
側の系は既に第１図で説明したとおりである。従
つて本図中左側の系が本発明に基づいて導入され
る。該系３０に入力すべきものは１命令で処理す
べきエレメント数EN（第２図の１，２，３…９
でありベクトル長とも称される）である。このエ
レメント数ENは、前記インストラクシヨン・ユ
ニツトがパイプライン演算器に対して命令を指示
する際に明確になつている。エレメント数EN
は、さらに計数手段、例えばカウンタ（CNTA）
３１にプリセツトされる。このとき対応データの
一番目はＡステージのレジスタＲ２Ａ，Ｒ３Ａに
入つている。その後、当該データが１ステージず
つ、１サイクル・クロツクCCに同期して、図中
の下方にシフトすると同時に、カウンタ３１の内
容はデクレメント手段（−１）３２により１ずつ
減算（ダウンカウント）される。ここで、前述の
出力データＤ１（１つの命令の最初の演算結果）
が前記メモリに書込み開始されるべきタイミング
より先行して数サイクル・クロツク前に、前記イ
ンストラクシヨン・ユニツトに予告信号Ｗを形成
しようとするのが本発明の趣旨であるから、この
ために先ず１エレメント群の最終エレメントを検
出することとする。すなわち、前記カウンタ３１
の計数値が１となつたときに、予告のために操作
を起動する。この起動の最初はカウンタ３１の計
数値１を検出することであり、これを行なうのが
回路３３であり例えばデコーダからなる。該デコ
ーダ３３は当該検出時に論理“１”を出力する。
この論理“１”が、前述した予告信号の源であ
る。この予告信号をいかなるステージで送出する
かは任意であり、例えばＢステージに置かれた検
出回路（WB）３４から信号Ｗを得るか、あるい
はＣステージに置かれた検出回路（WC）３５か
ら信号Ｗを得るかによつて適宜設定できる。な
お、検出回路３４，３５はそれぞれフリツプ・フ
ロツプで形成できる。
第４図は第３図に示した構成の動作を説明し、
本発明の方法を明らかにするためのタイムチヤー
トである。なお、理解を早めるために第２図のタ
イムチヤートとの時系列的な関連をもたせるよう
に描いてある。本図中の（1′）欄における計数値
１が前述した計数値１であり、これによりデコー
ダ３３が論理“１”を送出する。この論理“１”
を受けて次のＢステージの検出回路（WB）３４
が第４図（2′）欄の如く論理“０”から“１”へ
反転し、これを予告信号とすることができる。
又、必要に応じて第４図（3′）欄の如く、Ｃステ
ージの検出回路（WC）３５が論理“０”から
“１”へ反転したときに予告信号を出しても良
い。いずれを採るのも任意である。
本発明の方法を明らかにするためのタイムチヤー
トである。なお、理解を早めるために第２図のタ
イムチヤートとの時系列的な関連をもたせるよう
に描いてある。本図中の（1′）欄における計数値
１が前述した計数値１であり、これによりデコー
ダ３３が論理“１”を送出する。この論理“１”
を受けて次のＢステージの検出回路（WB）３４
が第４図（2′）欄の如く論理“０”から“１”へ
反転し、これを予告信号とすることができる。
又、必要に応じて第４図（3′）欄の如く、Ｃステ
ージの検出回路（WC）３５が論理“０”から
“１”へ反転したときに予告信号を出しても良
い。いずれを採るのも任意である。
このようにして得られた予告信号Ｗは、前記メ
モリへ書き込むべき第３図のデータＤ１がもうす
ぐレジスタＲ１Ｄから出力されることを表示する
という意味を有するから、次になすべき当該メモ
リへの書込みの準備ができる。すなわち該メモリ
はデータＤ１をいつでも即座に書込める状態で待
機できる。これが本発明によつてもたらされる高
速処理の原理ともなる。
モリへ書き込むべき第３図のデータＤ１がもうす
ぐレジスタＲ１Ｄから出力されることを表示する
という意味を有するから、次になすべき当該メモ
リへの書込みの準備ができる。すなわち該メモリ
はデータＤ１をいつでも即座に書込める状態で待
機できる。これが本発明によつてもたらされる高
速処理の原理ともなる。
第５図は本発明の方法を一般化して説明するた
めのタイムチヤートである。本図において左側の
Ｎはパイプライン演算器の段数である。又、数字
１，２，３…Ｌはエレメント番号であり、特にＬ
は最終エレメント番号である。このエレメントＬ
が最終ステージにとして現われるとき、これよ
りも例えば３サイクル・クロツクＴ前に予告信号
Ｗが得られる。
めのタイムチヤートである。本図において左側の
Ｎはパイプライン演算器の段数である。又、数字
１，２，３…Ｌはエレメント番号であり、特にＬ
は最終エレメント番号である。このエレメントＬ
が最終ステージにとして現われるとき、これよ
りも例えば３サイクル・クロツクＴ前に予告信号
Ｗが得られる。
そもそも、エレメント数が全ての命令について
同一であれば本発明のような制御方法を導入する
余地も必要性もない。ところが、エレメント数と
いうのは各命令毎に区々である。このために毎
回、エレメント数をカウンタにイニシヤル・セツ
トし、ケース・バイ・ケースで予告信号の出力タ
イミングを得るようにしたのが本発明の狙いであ
る。
同一であれば本発明のような制御方法を導入する
余地も必要性もない。ところが、エレメント数と
いうのは各命令毎に区々である。このために毎
回、エレメント数をカウンタにイニシヤル・セツ
トし、ケース・バイ・ケースで予告信号の出力タ
イミングを得るようにしたのが本発明の狙いであ
る。
以上説明したように本発明によればパイプライ
ン演算器とやりとりをする周辺装置との連係が、
無駄時間を介在させずに連続的に行なわれるから
コンピユータシステム全体としての処理速度は大
幅に向上する。
ン演算器とやりとりをする周辺装置との連係が、
無駄時間を介在させずに連続的に行なわれるから
コンピユータシステム全体としての処理速度は大
幅に向上する。
第１図は一般的なパイプライン演算器の一構成
例を示すブロツク図、第２図は第１図のステージ
を走るエレメントの流れを図解的に示すタイムチ
ヤート、第３図は本発明の制御方法を実現するた
めの一実施例を示すブロツク図、第４図は第３図
に示した構成の動作を説明し、本発明の方法を明
らかにするためのタイムチヤート、第５図は本発
明の方法を一般化して説明するためのタイムチヤ
ートである。 図において３０は本発明により導入された系、
３１はカウンタ、３２はデクレメント手段、３３
はデコーダ、３４，３５はそれぞれ検出回路、Ｗ
は予告信号である。
例を示すブロツク図、第２図は第１図のステージ
を走るエレメントの流れを図解的に示すタイムチ
ヤート、第３図は本発明の制御方法を実現するた
めの一実施例を示すブロツク図、第４図は第３図
に示した構成の動作を説明し、本発明の方法を明
らかにするためのタイムチヤート、第５図は本発
明の方法を一般化して説明するためのタイムチヤ
ートである。 図において３０は本発明により導入された系、
３１はカウンタ、３２はデクレメント手段、３３
はデコーダ、３４，３５はそれぞれ検出回路、Ｗ
は予告信号である。
Claims (1)
- 【特許請求の範囲】 １ 直列接続された複数段の演算ステージからな
り一群のエレメントの各データをサイクル・クロ
ツクに同期して順次次段の該演算ステージにシフ
トしながら処理するパイプライン演算器と、該パ
イプライン演算器と連係する周辺装置とを含んで
なるコンピユータシステムにおいて、 前記パイプライン演算器と同一歩調で動作する
系を該パイプライン演算器と並行して設け、該系
の初段のステージには、前記一群のエレメントの
エレメント数をプリセツトするカウンタ手段を設
け、該カウンタ手段にプリセツトされた前記エレ
メント数を前記サイクル・クロツクに同期してダ
ウンカウントし、該ダウンカウントによつて最後
のエレメントの到来を検知したときに予告信号を
形成し、さらに該予告信号を所定の前記ステージ
までシフトしたときにこれを前記周辺装置に送出
し、該周辺装置に所定の処理の実行準備を促すよ
うにしたことを特徴とするパイプライン演算器の
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183717A JPS57108930A (en) | 1980-12-26 | 1980-12-26 | Controlling method for pipeline arithmetic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183717A JPS57108930A (en) | 1980-12-26 | 1980-12-26 | Controlling method for pipeline arithmetic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57108930A JPS57108930A (en) | 1982-07-07 |
| JPS628816B2 true JPS628816B2 (ja) | 1987-02-25 |
Family
ID=16140719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55183717A Granted JPS57108930A (en) | 1980-12-26 | 1980-12-26 | Controlling method for pipeline arithmetic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57108930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230091394A (ko) * | 2021-12-16 | 2023-06-23 | 정종헌 | 냉각장치 및 이를 이용한 냉각시스템 |
-
1980
- 1980-12-26 JP JP55183717A patent/JPS57108930A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230091394A (ko) * | 2021-12-16 | 2023-06-23 | 정종헌 | 냉각장치 및 이를 이용한 냉각시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57108930A (en) | 1982-07-07 |
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