JPS6288423A - 光結合形半導体リレ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明は入力段に発光ダイオードを使用し、出力段にＭ
ＯＳトランジスタを用いた光結合形半導体リレー回路に
関するものである。

［発明の概要］ 出力用ＭＯ３）ランジスタのスイッチング時間Ｔｏｎ、
Ｔｏｆｆを短縮するために、オフ動作時に出力用ＭＯＳ
トランジスタのゲートに蓄積されていた電荷を放電する
ための駆動用ＭＯＳトランジスタとして、出力用トラン
ジスタに対して相補形のＭＯＳ）ランジスタを使用する
ことにより、きわめて安価な回路構成で高速の光結合形
半導体リレー回路を実現した。

［背景技術１ 第２図はこの種の光結合形半導体リレーの基本回路を示
したものである。同図において、入力信号が発光ダイオ
ード１に流れると、フォトダイオードアレイ２に光起電
力が発生して、出力用のＮチャンネルＭＯＳトランジス
タ３のゲートに正電圧が加わり、出力用ＭＯＳトランジ
スタ３がオンする。次に入力信号が遮断されると出力用
ＭＯＳトランジスタ３のデートに蓄積されていた電荷が
抵抗４を通って放電し、出力用ＭＯＳトランジスタ３が
オフする。しかしこの回路は、オフ時に蓄積電荷を逃が
すために設けられている抵抗４が、オン時にはフォトダ
イオードアレイ２から出力用ＭＯＳトランジスタ３のデ
ートに供給される電流を分流させて、オン応答性Ｔｏｎ
を悪（している。

その対策として第３図に示すように、抵抗４の代わりに
Ｎチャンネル接合形ＦＥＴ５を使用し、この接合形ＦＥ
Ｔ５を第２のフォトダイオードアレイ６で制御する方法
がある。この回路は第１図の回路に比し、オン時には７
オトグイオードアレイ６によりデートに負電位が加わっ
て接合形ＦＥＴ５が非導通となり、オフ時には接合形Ｆ
ＥＴ５が導通して出力用ＭＯＳトランジスタ３に蓄積さ
れた電荷を速く放電することができるので、Ｔｏｎ。

Ｔｏｆｆを短くすることができるという利点があるが、
高価なフォトダイオードアレイ２，６を２個も必要とす
るという問題がある。

［発明の目的１ 本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、安価な回路構成でオン動作時、オ
フ動作時共に応答性の優れた光結合形半導体リレー回路
を提供するにある。

［発明の開示１ しかして本発明回路は第１図に示すように、入力段に発
光ダイオード１を使用し、出力用ＭＯＳトランジスタ３
のゲートソース間に上記発光ダイオード１に結合された
フォトダイオードアレイ２を接続してなる半導体リレー
回路においで、出力用ＭＯ３）ランジスタ３のゲートソ
ースに出力用ＭＯ８）ランシスタ３に対して相補形（図
ではＰチャンネル形）の駆動用ＭＯＳトランジスタフの
ソースドレインを接続し、駆動用ＭＯＳトランジスタフ
のゲートドレイン間に抵抗８を接続すると共に、駆動用
ＭＯＳトランジスタフのゲートソース間に上記発光ダイ
オード１に結合されたフォトダイオード９を接続して構
成したものであり、入力オン時には駆動用ＭＯ３）ラン
ジスタフのデートがソースより高電位となるので、駆動
用ＭＯＳトフンシスタ７は非導通となり、入力オフ時に
はフォトダイオード９が高抵抗となるので、駆動用ＭＯ
Ｓトランジスタフのデートがドレインと同電位となって
、駆動用ＭＯＳトランジスタフが導通し、出力用ＭＯＳ
トランジスタのデート蓄積電荷を速やかに放電させるも
のである。

［実施例１ 第１図は本発明の一実施例を示したもので、コスト上の
理由から、出力用ＭＯＳトランジスタ３にＮチャンネル
形を、駆動用ＭＯＳトランジスタフにＰチャンネル形を
使用しているが、逆の組み合わせであってもよい。

いよ第１図の回路において、入力端子ａ、ｂに信号が入
力し発光ダイオード１が発光すると、７オＦダイオード
アレイ２に発生する光起電力によっ＝４− で出力用ＭＯＳトランジスタ３がオンし、出力端子ｃ、
ｄ間が短絡される。このとき駆動用ＭＯ３）ランジスタ
フは、フォトダイオード９の光起電力によって、ソース
Ｓよりもデー）Ｇの方が電位が高くなっており、従って
ソースドレイン間は非導通となっている。次に入力信号
が遮断されると、フォトダイオードアレイ２及びフォト
ダイオード９の起電力がなくなるので、駆動用ＭＯＳト
ランジスタフのデー）Ｇの電位は抵抗８を通じてドレイ
ンＤと同電位まで下がるが、フォトダイオードアレイ２
が高抵抗領域にあるので出力用ＭＯＳトランジスタ３の
デート蓄積電荷は放電できず、そのために駆動用ＭＯ３
）ランジスタフのソースＳは高電位にある。従って駆動
用ＭＯ３）ランジスタフは瞬時にオンして、出力用ＭＯ
Ｓトランジスタ３のデー）１積電荷を放電させ、出力用
ＭＯＳトランジスタ３を非導通とするのである。

上記の構成によれば、駆動用ＭＯＳトランジスタフのデ
ート容量は出力用ＭＯＳトランジスタ３に比し遥かに小
さいのでＴｏｎが短く、それによって出力用ＭＯＳトラ
ンジスタ３のＴｏｆｆを大幅に短縮できる上に、特に駆
動用ＭＯ３）ランノスタ７としてエンハンスメント形を
使用すれば、フォトダイオード９で発生する光起電力が
小さくても駆動用ＭＯＳトランジスタフを非導通状態に
保持できるので、フォトダイオード９にはチップ面積の
小さなものを使用することができ、従ってまた７オトグ
イオードアレイ２で発生する電流は殆ど出力用ＭＯ３）
ランジスタ３のゲート電荷蓄積に使用され、それによっ
て出力用ＭＯＳトランジスタ３のＴｏｎを短縮できるも
のである。

［発明の効果１ 上述のように本発明は、出力用（通常Ｎチャンネル）Ｍ
ＯＳ）ランジスタのゲートソースに出力用ＭＯ８）ラン
シスタとは相補形（通常Ｐチャンネル）の駆動用ＭＯ８
）ランシスタのソースドレインを接続して、７オトグイ
オードアレイによる駆動用ＭＯＳトランジスタのデート
電位よりもさらに高い電位をフォトダイオードによって
駆動用ＭＯＳトランジスタのデートに加えるようにした
ものであるから、駆動用ＭＯＳトランジスタとして高価
な接合形ＦＥＴやディプレジジン形ＭＯＳトランジスタ
を使用する必要がなく、また駆動用ＭＯＳトランジスタ
にエンハンスメント形を用いる場合は、そのデート電位
はソースと殆ど同電位に保てば充分であり、フォトダイ
オードとしては僅かな起電力しか要求されのでアレイを
必要としないぽかりでなくチップ面積の小さな素子で充
分であり、またそのためにフォトダイオードアレイから
は殆どの電流を出力用ＭＯＳトランジスタのデートに供
給できるという利点があり、従って優れた応答特性を有
する上に、＠３図の従来例に比して高価なダイオードア
レイが１つで済むので、小形化とコストダウンが図れる
という利点を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２菌 図は従来例を示す回へ第３図は他の従来例を示す回路図
である。 １は発光ダイオード、２はフォトダイオードアレイ、３
は出力用ＭＯＳトランジスタ、７は駆動用ＭＯ３）ラン
ジスタ、８は抵抗、９はフォトダイオード。 代理人　弁理士　石　１）長　七 龍３図

Claims (2)

【特許請求の範囲】
1. （１）入力段に発光ダイオードを使用し、出力用ＭＯＳ
   トランジスタのゲートソース間に上記発光ダイオードに
   結合されたフォトダイオードアレイを接続してなる半導
   体リレー回路において、出力用ＭＯＳトランジスタのゲ
   ートソースに出力用ＭＯＳトランジスタに対して相補形
   の駆動用ＭＯＳトランジスタのソースドレインを接続し
   、駆動用ＭＯＳトランジスタのゲートドレイン間に抵抗
   を接続すると共に、駆動用ＭＯＳトランジスタのゲート
   ソース間に上記発光ダイオードに結合されたフォトダイ
   オードを接続して成ることを特徴とする光結合形半導体
   リレー回路。
2. （２）上記駆動用ＭＯＳトランジスタとしてエンハンス
   メント形を用いると共に、フォトダイオードのチップ面
   積を上記フォトダイオードアレイの各素子のチップ面積
   より小さくして成ることを特徴とする特許請求の範囲第
   １項記載の光結合形半導体リレー回路。