JPS6289149A - 多ポ−トメモリシステム - Google Patents

多ポ−トメモリシステム

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JPS6289149A
JPS6289149A JP60229537A JP22953785A JPS6289149A JP S6289149 A JPS6289149 A JP S6289149A JP 60229537 A JP60229537 A JP 60229537A JP 22953785 A JP22953785 A JP 22953785A JP S6289149 A JPS6289149 A JP S6289149A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のデータ入出力用のポートと、複数のメモリバンク
と、各ポートと各メモリバンクとを接続するスイッチン
グ・ネットワークを有する多ポートメモリシステムにお
いて、ページアドレスをスイッチング・ネットワークの
データ線を用いて転送、設定し、アドレスの計算を各メ
モリバンク側で行ない、複数のポートからの連続したデ
ータの読出しおよび書込みが同一ページに対しても行な
えるようにする。
〔産業上の利用分野〕
本発明は多数の同種または異種のプロセッサまたはディ
スクシステム（ディスクユニットおよびディスクコント
ローラからなる）等からページ単位で同時にアクセスさ
れるような多ポートメモリシステムに関するものである
。
〔従来の技術〕
従来の複数のプロセッサ等からアクセス可能なメモリシ
ステムは、各プロセッサ間で時分割を行なうか、アービ
タ等を用いて各プロセッサからのアクセスの競合に対処
するかしていた。
時分割を行なう場合には、メモリのアクセスタイムの制
限から、プロセッサの数は高々数個であり、一方アービ
タを用いた場合には競合をおこした他のプロセッサの処
理が終了するまで待たされることになり、プロセッサ数
が増えると待ち時間が非常に長（なるという欠点があっ
た。
これに対して、最近、アクセス単位をページとし、ペー
ジ内であればどこからアクセスしてもよいとすることに
より、多数のプロセッサから待ち時間なしで同時にアク
セスすることが可能な多ポートメモリシステムが発表さ
れた（Ｙｕｚｕｒｕ　Ｔａｎａｋａ。
“　＾　Ｍｕｌｔｉｐｏｒｔ　　　Ｐａｇｅ−Ｍｅｍｏ
ｒｙ　　　　Ａｒｃｈｉｔｅｃｔｕｒｅａｎｄ　　　Ａ
　　Ｍｕｌｔｉｐｏｒｔ　　　Ｄｉｓｋ−Ｃａｃｈｅ　
　　Ｓｙｓｔｅｍ　　”　　ＮｅｗＧｅｎｅｒａｔｉｏ
ｎ　　Ｃｏｍｐｕｔｉｎｇ＋　　Ｖｏｌ、２＋Ｎｏ、３
＋　ｐｐ、　２４１−２６０、１９８４．）。
しかし、上記論文にはアドレスの指定方法については記
述がない。また、プロセッサ数が増大した場合に接続バ
ス幅が広くなり実装上困難になること、多段スイッチン
グ・ネットワークを用いることによる遅延をカバーする
ためのパイプライン化処理が複雑になり、経済性が悪い
こと等の欠点がある。
〔発明が解決しようとする問題点〕
本発明は従来の複数のプロセッサ等からアクセス可能な
メモリシステムの持つ欠点を解決し、成る程度の数（数
十）の入出力用ポートからの同時アクセスに対して、十
分短い待ち時間でページ単位で同一ページの読出しおよ
び書込みが可能な簡略かつ経済的な多ポートメモリシス
テムを提供しようとするものである。
〔問題点を解決するための手段〕
本発明は、第１図に示すようにＭ個のデータ入出力用の
ポートＰ。−ＰＭ−１と、Ｍの整数倍のＮ（固のメモリ
バンクＭ　ＢＯ−Ｍ　Ｂ　Ｎ−１と、各ポートと各メモ
リバンクとを接続するスイッチング・ネットワークＳＮ
と、スイッチング・ネットワークのコントローラＣＮＴ
とから構成され、ページを全メモリバンクへまたがるよ
うに格納する。そして接続バスは入力用、出力用データ
バスおよび数本のコントロールラインからなり、各々の
ポートから入力用データバスを用いてまずアクセスすべ
きページアドレスをメモリバンク側へ転送し、ページ内
のアドレスのインクリメントをメモリバンク側で行ない
、同期してデータを入出力することにより、複数のポー
トから連続したデータの読出しおよび書込みを同一ペー
ジに対しても行なえるようにしている。
スイッチング・ネットワークは、システム全体を簡略か
つ経済的にするために、遅延が少なく構成しやすいもの
が好ましく、例えば、接続バスをビットスライス化して
、Ｐ　Ｌ　Ａ　（Ｐ　ｒｏｇｒａｍｍａｂｌｅＬｏｇｉ
ｃ　　Ａｒｒａｙ）とカウンタを用いて構成することが
できる。
メモリバンク側ではスイッチング・ネットワークによる
ポートの切換に伴い、ページアドレスをその都度ポート
側から設定し直すのを避けるため、各メモリバンクがそ
れぞれ持つポート対応のページアドレスを切換られたメ
モリバンクへ転送する必要がある。このため、スイッチ
ング・ネットワークの切換の方法を、一つずつ右または
左へずらすようにし、これと同期して各メモリバンクの
持つページアドレスをスイッチング・ネットワークの切
換の方向の隣のメモリバンクへ転送する。この場合ペー
ジアドレスの設定と転送用にシフトレジスタを用い、シ
フトとメモリアクセスを同時に行なうことが可能なよう
にシフト中ページアドレスを固定しておくランチと、メ
モリアクセス用にページ内のアドレスを一つずつ増加さ
せるためのカウンタとを各メモリバンクに持つことが好
ましい。
さらに上記本発明の構成において、一つのページをいく
つかのブロックに分け、例えばメモリバンク切換の一周
で−ブロック分のメモリをアクセスするようにする構成
をその態様に含む。このブロックという単位を導入する
理由は次の作用の項で詳しく説明する。
さらに、本発明はスイッチング・ネットワークと各ポー
トとの間にバッファを設け、スイッチング・ネットワー
クと転送し合うページ内のアドレスをスイッチング・ネ
ットワークの切換用カウンタの値と各ポートの番号との
和から計算するようにアドレス計算用加算器を各バッフ
ァに持たせることにより、各メモリバンクと各ポートの
接続関係と独立に、アクセスが開始できる多ポートメモ
リシステムを提供する。
〔作　用〕
第１図において、メモリバンクおよびポートの数をＮと
し、時刻ｔ＝００時左からｉ番目のメモリバンクＭＢ、
とｉ番目のポートＰｉが接続されていて、ｔ＝ｊの時（
つまりｊ番目の切換の時）ＭＢ＜ｉ＋）’）ｍｏｃｔＮ
とＰ、が接続されるようにスイッチング・ネットワーク
を切換るようにすると、メモリバンクは右隣のメモリバ
ンクへページアドレスを転送すればよい。ただし、最右
端のメモリバンクについては、ページアドレスを最左端
のメモリバンクへ送るようにする。転送すべきビット数
は、メモリバンクへ格納できる最大ページ数をに、ペー
ジ長をＬＰ、ブロック長をＬＢとすると、ｒ　Ａｏｇ２
　Ｋ　ｌ　＋　ｒ　ｌｏｇ２　Ｎ　１＋ｒｊ２ｏｇ２　
　（Ｌｐ／　ＬＢ）１となる。ただし、ｒＸｌはＸ以上
の最小の整数とする。ｒｌｏｇ２に、１はページアドレ
ス分、「Ｉ！ｏＢ２（ＬＰ／ＬＢ）１　はページ内のブ
ロックアドレス分、ｒＡ！ｏｇ２Ｎ１はアクセスを開始
したメモリバンクを示すためのビット数である。ここで
、ページの池にブロックという単位を導入した理由を以
下に述べる。
１ポートの最大待ち時間はアクセス開始のメモリバンク
をポート側で認識できるとすればスイッチング・ネット
ワークの切換間隔であり、ブロックを考えないとすると
ＬＰＺＮ分のデータ転送時間待つ必要がある。待ち時間
を短くするためにページ長を短くすると、ページアドレ
スが長くなる上メモリ管理が繁雑になる。そこで、ポー
１−から指定するのはページ単位とし、１ページを複数
のブロックに分割し、メモリバンクの切換が１周すると
１ブロツク分のメモリがアクセスされるようにする。つ
まり、メモリバンクの切換の間隔中にアクセスする単位
はＬＥ／Ｎであり、Ｌ、／ＬＢ周することにより、１ペ
一ジ分のデータをアクセスする。ＬＢ／Ｎがあまり小さ
いと各メモリバンク間でのページアドレス転送の時間が
なくなるため、ＬＢは、 Ｌ　　／Ｎ≧ｒＪｏｇ２　Ｋ１　＋　ｒｆｏｇ２Ｎ　１
＋　「ｌａｇ２　（Ｌ、／ＬＢ）１＋αを満足する必要
がある。ここで、αはポートからページアドレスを設定
するのに要する間隔である。
各ポート側では、アクセスを開始したメモリバンクとは
独立に、ブロックの先頭をＭＢｏにする必要がある。ポ
ートＰ、が時刻ｊに接続されてい番 るメモリバンクはＭＢ（ｉ＋））ｒｎｏｃＬＮであるか
ら、そのブロックの。
（（Ｌ、　／Ｎ）　（（ｉ＋ｊ）　１ｌＩｏｄ　Ｎ）　
＋１）番目のデータから、 （ＬＢ／Ｎ）（ｉ　＋　ｊ）ｎｏｄ　Ｎ＋　１）番目の
データをアクセスすればよい。このため、スイッチング
・ネットワークと各ポートの間にバッファを持ち、スイ
ッチング・ネットワーク側からアクセスするバッファ内
のアドレスを、切換用のカウンタの値と各ポートの番号
の値との和から計算するようにすることが望ましい。ブ
ロック内のアドレスは、メモリバンク側とバッファ側で
同期する必要がある。
次に、本発明の多ポートメモリシステムの実装上の問題
について説明する。接続バス幅が広いと実装上困難を来
すが、本発明においては、ページアドレスをスイッチン
グ・ネットワークのデータ線を用いて転送、設定し、ペ
ージ内のアドレスのインクリメントをメモリバンク側で
行なうので接続バス幅が従来方式より狭くでき、実装上
の困雌性が少ない。また経済的である。
以下さらに詳細に本発明を説明するために、実施例を用
いて説明する。
〔実施例〕
第２図は本発明の一実施例の要部ブロック構成図である
。Ｐｏ、Ｐｌ・・・Ｐ、５は、１６本のデータ入出力用
ポート、ＰＢｏ、ＰＢｌ・・・ＰＢ１５はバッファ、Ｍ
Ｂｏ−ＭＢｌ５は１６個のメモリバンク、ＳＮは１６Ｘ
１６スイツチング・ネットワーク、ＣＮＴは１６進のカ
ウンタである。接続バス■および■は書込みデータ用に
１バイトとパリティビット１ビツトの計９ビット、読出
し用も同様に９ビツト、制御用に６ビツトの合計２４ビ
ット幅である。スイッチング・ネットワークの切換は、
システムクロックψと同期して右回りで一周するように
なっており、このため１６進カウンタＣＮＴを用いてい
る。
第３図に１６進カウンタＣＮＴの値と各ポートと各メモ
リバンクの接続関係を示す。第３図において、Ｐｏ・・
・Ｐｌ５はポートの番号、ＭＢｏ・・・ＭＢｌ、はメモ
リバンクの番号を表す。各メモリバンクでは、上記スイ
ッチング・ネットワークＳＮの切換に同期してアドレス
を右隣のメモリバンク（最右端の場合は、最左端のメモ
リバンク）へ転送する。そのために、シフトレジスタ（
メモリバンク側のアドレス計算部Ｃ８に含む）と各メキ
リバンクＭＢＯ〜ＭＢ１５間を結ぶ１ビツトのデータ線
■を用いる。
以下各メモリバンクの構成について更に詳しく説明する
。
第４図は第２図におけるメモリバンクの一つを詳細に表
したブロック図である。また、第５図に本実施例におけ
るシステムの全体のメモリの分割の様子を示している。
この実施例においては、第５図に示すように、本メモリ
システムの全記憶容量を２５６メガバイトとし、１ペー
ジのサイズを４キロバイト、１ブロツクのサイズを５１
２バイトとすることにした。ｌブロックのサイズについ
ては、メモリバンク数を１６とした場合に１メモリバン
ク当りのブロックサイズが、シフトレジスタによるアド
レスの転送およびポートＰ。−Ｐｌ５からのアドレスの
設定に要する時間とオーバラップしてアクセス可能な程
度であるため、１バンクのブロックを３２バイトとした
ので３２Ｘ１６で５１２バイトとなった。また、１ぺ−
ジのサイズを４キロバイトとしたことにより、全記憶容
量は６４キロペ一ジ分となり、ページアドレス指定に２
バイト必要になる。１メモリバンク中の記憶容量は２５
６メガバイトを１６で割って、１６メガバイトとなる。
第４図において、Ｍは８ビツト×１６メガの１６メガバ
イト分のメモリ、５８−１　ｔｓ８−２はそれぞれペー
ジアドレスの上下８ビツトずつを持つシフトレジスタ兼
カウンタである。また、Ｓ３は１ページ８ブロツクのブ
ロックをカウンタするための３ビツトシフトレジスタ兼
カウンタ、Ｃ５は１ブロツク３２バイトをカウントする
ための３２進カウンタである。シフトレジスタ兼カウン
タ５ｌｌ−１，５８−２のページアドレスおよびシフト
レジスタ兼カウンタＳ３のブロックアドレスは、スイッ
チング・ネットワークの切換と同期して右隣のメモリバ
ンクに転送されなければならないため、シフトレジスタ
兼カウンタ５８−１＋５８−２はページアドレス設定の
ため８ビツトパラレル入力と、メモリへアドレスを示す
ため８ビツトパラレル出力の他に１ピントのシリアル入
出力を持つ必要がある。また、同様に、Ｓ３も３ビツト
のパラレル出力と１ビツトのシリアル入出力を持つ必要
がある。ポート側から指定されるアドレスはページ単位
であり、ページの先頭からアクセスされることを前提と
するため、Ｓ３はページアドレスが設定された時点でリ
セットされる必要がある。さらに、メモリバンクを一周
すると次のブロックに移らなければならないため、１６
ブロツク分をカウントする４ビツトのシフトレジスタ兼
カウンタＳ４を用意し、そのキャリーを８３へ入力する
。なお、各ポートとスイッチング・ネットワーク間のバ
ッファを取り除き、必ずＭＢＯからアクセスを開始する
と仮定した場合にはこのＳ４を省略することができる。
その場合にはＭＢｏで必ずＳ３を一つ増加させるように
する。さらに、ページを越えて連続した領域をページを
いちいち設定しなおすことなしにアクセス可能とするた
めに、Ｓ３のキャリーを８８−１へ、５８−２のキャリ
ーを８８−１へ入力することが望ましい。
ページアドレスおよびブロックアドレスを隣のメモリバ
ンクへ転送するのとメモリアクセスをオーバーラツプし
て可能とするために、ページアドレスおよびブロックア
ドレスを固定しておくために、Ｌ　　　、Ｌ８−２とい
うページアドレス用の８ビットのラッチとＬ３というブ
ロックアドレス用の３ビツトのラッチを用いる。また、
■ブロック内でアドレスを一つずつ増加させるための５
ビツトつまり３２進カウンタＣ５を用意する。ページア
ドレスおよびブロックアドレスは、この３２バイトをア
クセス中に隣のメモリバンクへ転送するか、またはポー
トから別のページアドレスおよびブロックアドレスが設
定されなければならない。
データおよびアドレスは、８ビツト＋パリテイピツトの
計９ビットの単方向性バス２本２１．２２を用いてポー
ト間を転送される。パリティのチェック並びにパリティ
ビットの付加は、４図のＰＣおよびＰＡのように各メモ
リバンクの出入口で行なわれる。
書込み、読出しのタイミングやイネーブル等はシステム
クロックφおよびポートからの制御信号を用いて第４図
のメモリバンク制御部ＭＢＣで解析され、各カウンタや
ラッチおよびメモリに制御信号が送られる。
第６図は第２図および第４図における多ポートメモリシ
ステムのタイミングチャートである。各メモリバンクの
アドレスは第６図におけるＡｏ。
Ａ、、Ａ２．Ａ３　、Ａ４．・・・のように指定され、
システムクロックφと同期して各ポートからアクセスさ
れる。これと同時にページアドレスおよびブロックアド
レスを隣のメモリバンクに転送させるために、転送に先
立ちラッチセットＬ５のタイミングでランチＬ［ｌ＝１
　、Ｌ８−２およびＬ３にシフトレジスタ兼カウンタ５
８−４．５８−２およびＳ３のアドレスをセットし、ペ
ージアドレス１６ビツト。
ブロックアドレス３ビツトおよびバンクカウント４ビツ
トの計２３ビットをシフトクロックφ、に従って右隣へ
１ビツトずつ転送する。ここで、前述したように各ポー
トともバンクメモリＭＢａからアクセスを開始するとし
た場合には、バンクカウントの４ビツト分は不要となる
。もしそうでないとすると、８４カウントアンプのタイ
ミングでバンクカウント用のカウンタを一つカウントア
ツプする必要がある。この場合、この８４カウンタはペ
ージアドレスを設定する時点でリセットしなければなら
ない。ページアドレスがポートから設定可能な期間は、
Ｓ４のカウントアツプが終了してからアドレスのシフト
を開始するまでの間で、第６図のアドレスセットイネー
ブルＡＥのタイミングはその区間を示している。また、
スイッチング・ネットワークの切換も、このシステムク
ロックφに同期して行なわれる必要があり、ラッチにア
ドレスが設定されると同時に切換られるのが好ましい。
第６図のネットワーク切換ＮＳＷのタイミングは、この
切換時期を示している。
第７図は本発明の多ポートメモリシステムにおいて、入
出力ポートを４とした時のある時点（ｔ＝ｊ）の各ポー
トからのアクセス状況と、次にスイッチング・ネットワ
ークの切換を行なった時点（ｔ＝ｊ＋１）の各ポートか
らのアクセス状況を示したものである。
第８図は４×４のスイッチング・ネットワークのポート
からメモリバンク側へ書込むデータラインの１ビツト分
をＰＬＡを用いて構成した場合の例を示している。ＩＰ
　　〜エア　　が入力側、つまりポ一ト側で、ＯＭＢｏ
””　ｏＭＥ３が出力側つまりメモリバンク側、またＡ
。、Ａ、が接続切換用の４進カウンタの出力である。論
理式でこのカウンタの出力Ａ。
、　Ａ１、Ｉ、　　〜Ｉ、　　およびｏＭＢ　−ｏＭＥ
　の関係を表すと次式（１）のようになる。
また、第９図は４×４のスイッチング・ネットワークの
ポートからメモリバンク１則を読出すデータラインの１
ビツト分を同様にＰＬＡ　（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ　　Ａｒｒａｙ　）を用いて構成した場合の
例を示している。’ＭＢ　　””’ＭＥ　　が入力側つ
まりメモリバンク側で、０Ｐ−０Ｐ３　が出力側っまり
ポート側、Ａｏ、Ａ１は第８図と同様に接続切換用の４
進カウンタの出力である。論理式でＡ。、Ａ１、■ＭＢ
０〜ＩＭＥ１．０Ｐｏ−ｏＰ３の関係を表すと次式（％
式％ 上記（１）式および（２）式を入力１６ビツト、出力１
６ビツト、接続切換用の１６進カウンタの出方４ビツト
にそのまま拡張することにより、第２図で示したポート
とメモリバンクの接続関係を双方で実現することができ
、その拡張した下記の式：（３）式（４）式を１６Ｘ１
６のＰＬＡに適用し、そのＰＬＡをバス幅の個数分つま
り２４個並列に用いることにより、第２図で示した多ポ
ートメモリシステム用の小型で経済的なスイッチング・
ネットワークを作ることができる。
第１θ図は第２図におけるポートバッファＰＢｉの一つ
を詳細に表したブロック図である。
このポートバッファは書込み及び読出しの全体としての
効率を向上させるためのものである。
成る１ページの書込みの時、書込みをその時スイツチン
グ・ネットワークＳＮで接続した任意のメモリバンクＭ
Ｂｉ　　にページの先頭から行なうと読出し時にはどこ
がページの始めかがわかり難くアクセスに困難性が生じ
る。そこで、ページの始めは特定のメモリバンク、例え
ばメモリバンクＭＢｏであると決めておくことが望まし
い。ところが書込み時に当該ポートがスイッチング・ネ
ットワークＳＮによりメモリバンクＭＢａに切換られる
まで待つのでは全体として効率が悪い。
この第１０図の実施例においては、４キロバイトのバッ
ファを２面持ち（１１及び１２）、一方のバッファ１１
（または１２）がポート側からアクセスされている時、
もう一方のバッファ１２（または１１）をメモリバンク
とのデータ転送に利用できるようにダブルバッファを構
成している。その際バッファＩＩ、　１２のいずれを、
ポート側からのアクセス、メモリバンクとのデータ転送
に用いるかの選択は、各パンツ７１１．１２のアドレス
側のセレクタＩＩＡＳ及び１２ＡＳとデータ側のセレク
タｌｌ５Ｄ及び１２５Ｄで切換制御される。例えばメモ
リバッファ１１がポートの上方からアクセスされるよう
にセレクタ〜　　ＩＩＡＳ、ｌｌ５Ｄで切換接続されて
いる時、セレク、　　タ１２ＡＳ及び１２ＳＩ）はメモ
リバッファ１２をメモリバンク側に切換接続する。
メモリバンク側とデータ転送し合うためのアドレスは、
下位５ビフトＡ。−Ａ４をシステムクロックφをＤｌｌ
で分周して作り、その上の４ビツトＡ８〜Ａ５をスイッ
チＰＢＳでセットされたポートの番号とスイッチング・
ネットワークの切換用カウンタ（ＣＮＴ）の出力を加算
器ＡＤＤで和をとって作り、上位３ピントＡ、〜Ａ１１
をシステムクロックφをＤＩ２で分周して作っている。
なお、ＰＢＣはポート側のコントローラ、ＰＢＰＡはポ
ート側からの書込みデータのパリティ付加部、ＰＢＰＣ
はメモリバンク側から読出したデータのパリティチェッ
ク部を示す。このポートバッファを用いることにより、
スイッチング・ネットワークＣＮＴの接続関係と独立し
て、ポート側からページ単位でアクセスすることができ
る。例えばポートの上方からの書込みを考えると、第１
Ｏ図のポートバッファ（１］又は１２）では、書込む１
ページ内のどこから送るかというアドレス：書込み開始
アドレスを計算している。先に説明したように一つのペ
ージ（４キロバイト）というのは第５図のように縦に８
ブロツクに分れており、さらにそのｌブロックは３２バ
イトずつ分けて右回りで隣のメモリバンクに順に格納さ
れている。例えば第３図の１６進カウンタの値がＯの時
にポート４から書込む時は第２図のメモリバンクＭＢ４
から書込みが開始される。またカウンタの値が１の時に
ポート４から書込みを開始する時にはメモリバンクＭＢ
５から書込みが開始される。即ち、１６進カウンタの値
プラスポートの番号のメモリバンクＭＢｉに当該ポート
は切換られている。従って、ポート側から書込みを開始
するメモリバンクへ格納するページのデータを適当な部
分から転送し、１ページのブロックの途中から当該書込
み開始メモリバンクに書込み、順に前記の態様で隣のメ
モリバンクに書込みそのページの一番最後まできて、そ
のページのブロックの頭までもどった時、丁度メモリバ
ンクの頭（例えばＭＢｏ）に来るようにすれば良い。本
実施例ではその、書込むページの書込み開始アドレスの
計算は１６進のカウンタＣＮＴの値と書込みを行なうポ
ートが持っているアドレス：ポートＰ５なら５という値
を加算してやると丁度そのページの書込み開始アドレス
の値がでてくる。
従って、それぞれのポートでこの計算を行なうようにす
れば良い。
以上は書込みの場合であるが、読出しの場合も同様であ
り、ポートの上からのアクセス時に、当該ポートが接続
しているメモリバンクＭＢｉから読出しを開始し、その
読出したデータをＩｌ、　１２の一方例えば１１のバッ
ファに書込む時、やはり加算器ＡＤＤで当該ポートの持
つ番号と１６進カウンタＣＮＴの値の和を計算し、それ
を書込むバッファ１１をアクセスするアドレスＡ５〜Ａ
８に用いることにより、書込み完了時には該バッファ１
１にはページの始めからメモリバンク側から読出したデ
ータが格納される。従って、当該ポートの上方からこの
メモリバンク１１をアクセスして読出すことが容易にな
る。
以上本発明について実施例を示したが、本発明に係る多
ポートメモリシステムはこれに限らず、特許請求の範囲
内で種々変更可能なこと勿論である。
〔発明の効果〕
本発明によれば、ページアドレスをデータ線を用いて転
送し、メモリバンク内でアドレスの計算を行なうように
することにより、多ポートメモリシステムにおいて実装
上困難を来すバス幅をせまくすることができ、システム
全体を小型で経済的′に構成することができる。
さらに、スイッチング・ネットワーク自体をビットスラ
イス化してＰＬＡを用いて構成することにより、遅延の
少ない簡略なスイッチング・ネットワークを構成するこ
とができる。
また、スイッチング・ネットワークの接続の切換を一つ
ずつ隣へ移すようにすることにより、アドレスをシフト
レジスタを用いて各メモリバンクの隣−１転送するだけ
で、バンクの切換毎にアドレスを設定しなおす必要がな
くなり、連続した領域を効率よくアクセスすることが可
能なシステムを構成することができる。その上、アドレ
スの隣のメモリバンクへの転送と、ポートからのメモリ
へのアドレスを独立して同時に行なうことが可能になる
ため、連続した領域をアクゼスタイムのよどみなく、読
出し、書込みが可能となる。
さらに、本発明によればスイッチング・ネットワークと
各ポートとの間にバッファを設け、スイッチング・ネッ
トワークと転送し合うページ内のアドレスをスイッチン
グ・ネットワークの切換用カウンタの値と各ポートの番
号との和から計算するようにアドレス計算用加算器を各
バッファに持たせることにより、各メモリバンクと各ポ
ートの接続関係と独立に、アクセスが開始できる。
このような本発明の多ポートメモリシステムは、並列処
理システムにおける共有メモリとして多用することが可
能であり、特にページ単位のアクセスを基本とする関係
データベースマシンや知識ベースマシンの構成に極めて
有用である。
【図面の簡単な説明】
第１図は本発明による多ポートメモリシステムの構成図
、第２図は本発明の実施例の要部ブロック構成図、第３
図は１６進カウンタの値と各ポートと各メモリバンクの
接続関係を示す図、第４図は第１図におけるｌメモリバ
ンク中のさらに詳細なブロック図、第５図は第１図およ
び第４図におけるシステムの全体のメモリの分割の様子
を示した図、第６図は第１図および第４図におけるシス
テムの処理のタイミングチャート、第７図は時刻ｔ＝ｊ
と時刻ｔ＝ｊ＋ｌにおける各ポートからのアクセスの様
子を示した図、第８図および第９図は４×４のスイッチ
ング・ネットワークの１ビツト分をそれぞれポートから
メモリバンク方向へとメモリバンクからポート方向へ接
続するためにＰＬＡを用いて構成した場合の実施例のＰ
ＬＡ内の配線図、第１０図は第２図におけるｌポートバ
ッファ中のさらに詳細なブロック図である。 （主な符号） ＰＯ””ＰＭ　−１”データ入出力用のポートＭＢｏ〜
ＭＢＮ−１：メモリバンク ＳＮニスイツチング・ネットワーク ＣＮＴ　ニスイツチング・ネットワークのコントローラ Ｍ：８ビツト×１６メガの１６メガバイト分のメモリ ＭＢＣ：メモリバンク制御部 ５ｓ−１，５６−２７それぞれページアドレスの上下８
ビツトずつを持つシフト レジスタ兼カウンタ Ｓｓ：ｌページ８ブロツクのブロックをカウンタするた
めの３ビツトシフトレジスタ兼カウンタ Ｃ５：１ブロツク３２バイトをカウントするための３２
進カウンタ Ｓ４　：シフトレジスタ兼カウンタ Ｌ８−１　、Ｌ８−２　’ページアドレス用の８ビツト
のラッチ Ｌニブロックアドレス用の３ビツトのラッチ１１．＋２
：バ・ソファ １１ＡＳ、１２ΔＳ、ｌｌ５Ｄ、１２ＳＤ　：セレクタ
ＤＩｌ、ＤＴ２：　カウンタ ＡＤＤ　：加算器 ＰＢＳ　：スイフチ ＰＢＣ：コントローラ ＰＢＰＡ、ＰＡ：パリティ付加部 ＰＢＰＣ，ＰＣ：パリティチェノク部 特許出願人　工業技術院長　等々力　達代理人　弁理士
　玉　蟲　久五部 （外２名） −頃−＋Ｊ＋１．３ ０α耳＝　　二

Claims (1)

  1. 【特許請求の範囲】 １、複数のデータ入出力用のポートと、複数のメモリバ
    ンクと、各ポートと各メモリバンクとを接続するスイッ
    チング・ネットワークとを有し、ページを全メモリバン
    クへまたがるように格納し、ページ単位で各入出力用ポ
    ートからアドレスが指定される多ポートメモリシステム
    において、ページアドレスを前記スイッチング・ネット
    ワークのデータ線を用いて転送、設定し、アドレスの計
    算を各メモリバンク側で行なうように構成したことを特
    徴とする多ポートメモリシステム。 ２、前記スイッチング・ネットワークは、データ転送バ
    スを２方向に持ち、該バスはビットスライス化され、Ｐ
    ＬＡとカウンタを用いて構成されることを特徴とする特
    許請求の範囲第１項記載の多ポートメモリシステム。 ３、前記各メモリバンク間でポートの切換と同期してペ
    ージアドレスを転送し合うためにスイッチング・ネット
    ワークの切換をローテートさせると共に、アドレスを隣
    接メモリバンクへ転送するためのシフトレジスタと、シ
    フト中ページアドレスを固定させておくラッチと、該転
    送の間ページアドレスを一つずつ増加させるためのカウ
    ンタと、切換が１周した時にブロックのアドレスを一つ
    増加させるためのカウンタとを各メモリバンクに持つこ
    とを特徴とする特許請求の範囲第１項または第２項記載
    の多ポートメモリシステム。 ４、各々からページ単位でアドレスが指定される複数の
    データ入出力用のポートと、複数のメモリバンクと、該
    各ポートと各メモリバンクとの接続の切換をローテート
    させるスイッチング・ネットワークと、アドレスを隣接
    メモリバンクへ転送するためのシフトレジスタと、その
    シフトの間ページアドレスを固定させておくラッチと、
    そのシフトの間ページアドレスを一つずつ増加させるた
    めのカウンタと、該各ポートと各メモリバンクとの接続
    の切換が１周した時にブロックのアドレスを一つ増加さ
    せるためのカウンタとを各メモリバンクに有し、前記各
    メモリバンク間でポートの切換と同期してページアドレ
    スを転送し合うようになし、ページを全メモリバンクへ
    またがるように格納し、ページアドレスを上記スイッチ
    ング・ネットワークのデータ線を用いて転送、設定し、
    アドレスの計算を各メモリバンク側で行ない、複数のポ
    ートからの連続したデータの読出しおよび書込みを同一
    ページに対しても行なえるようにした多ポートメモリシ
    ステムにおいて、 さらに、前記スイッチング・ネットワークと各ポートと
    の間にそれぞれバッファを持ち、該各バッファはスイッ
    チング・ネットワークと転送し合うページ内のアドレス
    を前記スイッチング・ネットワークの切換用カウンタの
    値と各ポートの番号との和から計算するアドレス計算用
    加算器を持ち、各メモリバンクと各ポートの接続関係と
    独立に、アクセスが開始されるようになすことを特徴と
    する多ポートメモリシステム。
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