JPS6295487A - 時間幅計測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、「発明の目的」 〔産業上の利用分野〕 本発明は、時間幅計測装置に関するものである。

更に詳述すると、基準クロック信号の周期以下の所謂端
数時間をも正確に測定することができる時間幅計測ｉ置
に関するものである。

（従来の技術） 信号の周波数や周期等の測定をする装置として、ユニバ
ーサル・カウンタが広（使用されている。

また、このようなカウンタに限らず、例えばＬＳＩテス
タ等の装置には、測定対象である信号の成る時点から成
る時点までの時間幅を測定する装置が使われている。

電気通信分野の発展に伴い、近年、取扱われる信号の周
波数が高くなり、また、信号の時間幅を高精度（高分解
能）で計測することが要求されるようになってきた。

一般に、時間幅を高精麿で測定するには、次のような原
理が採用されている。被測定時間幅Ｔｘで開放となるよ
うなゲー１〜に、周期Ｔｏのクロック信号を通し、その
クロックの通過個数Ｎをカウントする。そして、ＮＴｏ
を時間幅とするものである。この方法は、クロックの周
波数を上げるほど分解能が向上するが、実際には回路素
子の速度に限界がある。即ち、この手段は、クロックの
周期以上の分解能で測定することはできない。

上記の方法では、ｍ密に言うと、Ｔｘ＝ＮＴ。

とはならず、ＴＸ＝８ＮＴｏである。これは、通常、Ｔ
ｘがＴＯで割切れず、小さい端数の時間が存在するから
である。これを第４図に示す。第４図において、ΔＴ１
はＴｘの立上がりエツジから、その直後に発生するクロ
ックＣＯまでの端数の時間であり、ΔＴ２はＴＸの立下
りエツジから、その直後に発生するクロックＣｎまでの
端数の時間である。そして、クロック信号Ｃ０とＣｎの
間の期間ゲートを開放［第４図の（ニ）参照コして、通
過するクロックの数をカウントする。その期間における
クロックの数をＮとすると［第４図の（ホ）］時間幅Ｔ
ｘは（１）式で表わされる。

Ｔｘ＝ＮＴｏ　　＋　Δ　Ｔ＋　　−Δ　Ｔ　２　　　
　　　　　　　　　　　　（１）従って、端数の時間Δ
Ｔ＋　とΔＴ２を測定すれば、クロックの周期１０以上
の分解能で時間幅Ｔｘの測定が可能となることが（１）
式から分る。

この端数時間６丁を測定することができる公知の手段と
してタイムバーニア（ｔｉｍｅ　ＶｅｒｎｉＱｒ）方式
がある。このタイムバーニア方式は、ノギスの原理を時
間軸について応用したもので、第５図を用いて説明する
。この方式は、周期Ｔｏの主クロックのほかに、端数時
間６丁の開始時点で発生する周期Ｔｏ　＝　（Ｔｏ　−
＞Ｔｏ　）のバーニア・クロックが必要である。両クロ
ックの位相が一致する時点までのクロック数Ｎを計数す
ると、Δ　Ｔ＝Ｎ　　（Ｔｏ　　　−Ｔｏ　　）として
ΔＴが求まる。分解能は両クロックの周期差（Ｔｏ　′
Ｔｏ　）で与えられる。

（発明が解決しようとする問題点〕 しかし、以上のような手段は、第５図のように主クロッ
クとバーニアクロックとが一致するまで時間がかかり、
高速の繰返し測定やリアルタイムの測定ができないとい
う問題がある。

本発明の目的は、高速の繰返し測定、リアルタイムの測
定、高分解能の測定ができる時間幅計測装置を１！ｉ！
供することである。

口、「発明の構成」 （問題点を解決するための手段） 本１１明は、上記問題点を解決するために、被測定時間
幅の始点と終点に対応したスタートパルスとストップパ
ルスと、ゲーティングクロック信号とを出力することが
できる制御回路と、このゲーティングクロック信号をｇ
ｔ　＠するカウンタとを備え、　カウンタの出力と所謂
端数時間とから被測定時間幅を計測する装置において、
スタートパルスとストップパルスに同期し、一定のパル
ス幅を有したストローブ信号を出力する手段と、 このストローブ信号のパルス幅の期間は発振を佇止し、
ストローブ信号のパルスが消失した後は、クロック信号
の周期で発振動作を行なう発振手段と、 発振手段の出力信号とクロック信号との位相差を検出す
る位相検出器と、 からなる端数時間測定回路を備え、 この端数時間測定回路からの位相差信号を塁に演算して
端数時間を算出し、被測定時間幅をシ１測するようにし
たものである。

〔実施例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明の要部である端数時間測定回路の構成
例を示した図である。また、第２図は本発明に係る口、
１間幅計測装置のブロック図を示しｌζものであり、第
３図はタイムヂャートである。

まず、第２図を用いて本発明に係る時間幅計測装置の全
体を説明する。同図において、１は入ツノアンプであり
、入力端子ｐ１から導入した被測定の時間幅を持つ信号
を波形整形して、第３図（イ）に示すような矩形波に整
形する。３は制御回路であり、被測定の時間幅Ｔｘを持
つ入力アンプ１からの信号とクロック信号とを導入し、
被測定時間幅Ｔｘの始点と終点に対応したスタートパル
スＳ１とストップパルスＳ２と、ゲーティングクロック
信号Ｓ４とを出力することができる。５はカウンタであ
り、制御回路３から導入したゲーティングクロック信号
Ｓ４が成るレベルをよぎる回数を計測する。

７はクロック発生器であり、周期Ｔｏの時間基準となる
クロック信号を発生する。８，９は端数時間測定回路で
あり、スタートパルスｓ１、ストップパルスＳ２及びク
ロック信号を導入し、端数時間の算出の基礎となる位相
差の信号を出力する機口しを有したものである。８．９
はどちらも同じ構成をしており、端数時間測定回路８は
スタートパルスＳ１の時に生ずる第１の端数時間ΔＴ、
の算出の基になる位相差の信号を出力し、端数時間測定
回路９はストップパルスＳ２の時に生ずる第２の端数時
間Δ丁２の算出の基になる位相差の信号を出力するもの
である。この端数時間測定回路８，９の構成は、第１図
に詳しく描いである。１１はマイクロプロセッサであり
、カウンタ５と端数時間測定回路８，９から信号を導入
し、時間幅を弾出するための演算を行なうものである。

第１図において、２１は立上がり検出回路であり、入力
端子ｐ３に印加されたスタートパルスｓ１又はストップ
パルスＳ２の立上がりエツジを検出し、第３図（ニ）に
示す一定なパルス幅τＱのストローブ信号ｓｔを出力す
るものである。

２２はＶ　ＣＯ（ｖｏｌｔａｇｅ　ｃｏｎｔｒｏｌｌｅ
ｄ　ｏｓｃｉｌｌａｔｏｒ　　）であり、反転器ａと遅
延器すとで、第１図のようにループを形成している。そ
して、例えば、可変容冶ダイオードＣ２を設け、この容
品を外部から印加された電圧信号Ｓ６で変化させること
により、この電圧に応じた周波数で発振するようにして
いる。このＶ　ＣＯ２２はストローブ信号ｓｔが°″ロ
ー°なら発振し、パハイ°°なら発振を停止するように
動作する。そして、“ハイ°゛→″゛ロー″に変化した
時に発振がスタートするように動作する。

２３は位相検出器であり、Ｖ　ＣＯ２２の出力信号ｓ５
とクロック信号ｓｒとを導入し、この２つの信号の位相
差に応じた信号を出力するものである。この位相検出器
２３の出力は選択回路２４に導かれる。

選択回路２４は、フリップフロップ２７からの信号Ｓ７
により制御される。この信号ｓ７が、例えば、”ロー″
なら位相検出器２３からの信号をそのまま次段へ出力し
、パハイ″なら、この信号ｓ７が印加された時の位相検
出器２３の出力状態をホールドして次段へ出力するもの
である。選択回路２４の出力はループフィルタ２５に導
入され、このループフィルタ２５の出力信号ｓ６はＶ　
ＣＯ２２の可変容量ダイオードＣ２を制御する。このル
ープフィルタ２５はＶＣＯ２２と結合してＰＬＬ回路を
構成し、このＰ　ｌ−［−回路のため適当な時定数を持
っている。位相検出器２３の出力はＡＤ変換器２Ｇによ
り高速にデジタル信号に変換され、第２図におけるマイ
クロプロセッサ１１にて後述する演算を施される。フリ
ップフロップ２７は端子ｐ５に印加された信号ｓ８によ
りセット、リセットされる。

以上のように構成された第１図、第２図の回路の動作を
説明する。

入力端子ｐ１に印加された被測定の時間幅を有する信号
は、入力アンプ１で波形整形され、第３図の（イ）のよ
うな信号となって、制御回路３に導入される。制御回路
３では、第３図（イ）の信号の立上がりエツジと立下り
エツジとで、それぞれ第３図（ロ）、（ハ）に示すよう
にスタートパルスＳ１とストップパルスＳ２を出力する
。また、制違０回路３では、クロック発生器７からクロ
ック信号を導入し、スタートパルスｓ１．ストップパル
スＳ２が発生した後に生ずるクロック信号Ｃ９とＣｎの
期間、開放となるゲート回路く図示せず）を有しており
、このゲート回路を通過するゲーティングクロック信号
Ｓ４は、第３図の（チ）で表わされる。

このゲーティングクロック信号Ｓ４はカウンタ５で計数
（カウント数Ｎ）され、その（やマイクロプロセッサ１
１にて、（１）式で示すＮ　Ｔ　ｏの演算が施される。

一方、端数時間測定回路８では、スタートパルスＳ１を
導入し、以下の動作により端数時間ΔＴ１の算出の基に
なる位相差の信号を出力する。

以下第１図を主に参照しなから、端数時間の口出の暴に
なる位相差の信号が得られる動作を説明する。

ＶＣＯ２２は、遅延器すにより成る周波数で発振してい
る。（ｑ相検出型２３は、導入した２つの１ａ号（クロ
ック信号ｓｒとＶＣＯ２２からの信号ｓ５）の位相差に
応じた信号を出力している。一方、フリップフロップ２
７からの信号Ｓ７が°″ローであるとすると、選択回路
２４は位相検出器２３からの信号を次段へ伝える。そし
て、この位相差に応じた信号はループフィルタ２５を介
して電圧信号Ｓ６となり、可変容量ダイオードＣ２を！
ｌ制御する。そして、この位相差がゼロとなるように帰
還がかかつているため、ＶＣＯ２２が発１辰する信号Ｓ
５の位相とクロック信号ｓｒとは、同位相になっている
。

このような状態で、スタートパルスｓ１が印加されると
、立上がり検出回路２１は第３図（ニ）の姶く、一定の
パルス幅τ０のストローブ信号ｓｔを出力する。その結
果、ＶＣＯ２２はこのパルス幅τ０の期間、Ｒ撮を停止
する。そして、このストローブ信号ｓｔが消失すると、
これに同期してＶＣＯ２２は再び発振を開始する。

なお、ストローブ信号ｓｔの発生に同期して、フリップ
フロップ２７は反転するので、信号Ｓ７は゛ハイ”とな
っている。従って、選択回路２４は、発振が停止する直
前の信＠Ｓ５とクロック信号ｓｒとの位相差の値をホー
ルドして出力する。このホールド値は、原理的にＶＣＯ
２２の出力信号Ｓ５とクロック信号ｓｒとが、同位相で
あった時の値であるため、ストローブ信号ｓｔが消失し
た後に再び発振するＶＣＯ２２の出力信号は、クロック
信号ｓｒと同じ周波数である５即ち、ＶＣ○２２におけ
る再発振した出力信号Ｓ５の位相は、クロック信号ｓｒ
と第３図に示すδ嘗の位相差となる。ここで、第３図の
（ホ）と（ト）から、位相シフト量δ嘗は、（２）式で
表わされる。

δ１＝τ１＋τｏ＋Ｔｏ／２　　ＴＯ（２）ここで、 Ｔｏ　：クロック信号ｓｒの周期 τ１　ニスタートパルスの発生時と、それ以前のクロッ
ク信号の立上がりとの時間差 τ、−Ｔ０−八Ｔ、　であるから、第１の端数時間ΔＴ
１は、（２）式を言換えて（３）式で表わすことができ
る。

ΔＴ＋＝τ０−δ＋＋ＴＯ／２（３） この位相シフト端δ１は、位相検出器２３の出力１１１
１であり、これはＡＤ変換器２６にて、高速にデジタル
１直に変換され、信号Ｓ９となって、マイクロプロセッ
サ１１に送られる。

ここで、（３）式において、ストローブ信号のパルス幅
τ０とクロック信号の周期ＴＯは、予め既知のものであ
り、δ、の（ｌαは信号Ｓ９から分るので、マイクロプ
ロセッサ１１にて、（３）式の演鋒を行なうことにより
、第１の端数時間ΔＴ１を算出することができる。

次に被測定時間幅を表わす信号が立下り、ストップパル
スＳ２が第３図のようなタイミングで発生すると、Ｓ２
は、端数時間測定回路９へ印加される。

この場合、Ｖ　ＣＯ２２の出力信号Ｓ５の位相シフト聞
δ２は、第３図のくべ）と（ト）から（４）式で表わさ
れる。

δ２＝τ２＋τ。−Ｔ　Ｏ（４） τ２　ニストップパルスの発生時と、それ以前のクロッ
ク信号の立上がりとの時間差 従って、第２の端敢時間へ丁２は（５）式で表わされる
。

ΔＴ２＝−τ。−δ２（５） この場合も、上述と同様に位相差δ２の値が（３号Ｓ９
から分るので、マイクロプロセラＩＬ１１にて、（５）
式の演稈を行なうことにより、第２の端数時間ΔＴ２を
口出することができる。

なお、端数時間を算出する式が、（３）と（５）式の２
通りに分かれるが、これは、スタートパルスＳ１、スト
ップパルスＳ２が発生したタイミングが、クロック信号
の″ハイ”レベルの時か、゛″ローパレベル時かで異な
ってくる。

即ち、クロック信号ｓｒが゛′ハイパレベルの時にスタ
ートパルスＳ１又はストップパルスＳ２が発生した場合
は、端数時間は（３）式で（輿樟する。逆に′″ロー°
ルベル時に発生した場合は、端数時間は（５）式で演算
をする。

従って、マイクロプロセッサ１１はスタートパルスＳ１
、ストップパルスＳ２が発生した時におけるクロック信
号の“ハイ”゛ロー″のレベル情報を端数時間測定回路
８，９から導入しておけば、容易に（３）式、（５）式
の選択を行なうことができ、正しく端数時間を鐸出する
ことができる。

なお、このレベル情報を検知する回路及びこの情報をマ
イクロプロセッサ１１に伝達する経路は、ごく常識的な
手段で達成できるので第１図、第２図ではその記載を害
略しである。

以上の結果、マイクロプロセッサ１１では、（１）式に
よる演暉を更に施して測定対像の時間幅Ｔｘを算出する
ことができる。

なお、スタートパルスＳ１及びストップパルスＳ２の後
、次の端数時間の測定に備えて、ＶＣＯ２２における（
ｍ　号Ｓ　５をクロック信号Ｓ「と同位相にしておかな
ければならない。そのため、端子ｐ５にリセット信号Ｓ
８を印加しく例えば、マイクロプロセッサ１１から出力
する）、フリップフロップ２７をリセットし、信号Ｓ７
を°゛ロー″し、位相検出器２３力日ジの信号を次段へ
伝えるようにする。これにより、ＰＬＬ回路が再形成さ
れ、ＶＣＯ２２の出力信号Ｓ５とクロック信号とは同位
相になる。

なお、）二’ｒ杢にてフリップフロップ２７かＩうの１
８号Ｓ７を変えた結果、急にホールドを解除すると、周
波数が大きくくずれて、これが徐々に戻る可能性がある
。ここでは、周波数を変えずに位相を房ずだけでよいか
ら、第６図のように、スイッｆ−３３を設け、通常は接
点り側に接続しておく。そして上記したように位相を戻
す時だけ、接点９に接続する。接点９の場合は、位相差
に比例した（１／αにした）ものが加痺されていて、高
速に位相差を補正することができる。そして、位相差が
なくなったことは、一致検出器３２でチェックし、一致
したらスイッチ３３の接点をｈ側にする。続いてリセッ
ト信号Ｓ８で選択回路２４のホールドを解除する。

このようにすることで、上記の問題を解決することがで
きる。

また、ＡＤ変換を複数回行なって、その結果を統計処理
すれば、位相差δ７．δ２の測定精度を向上させること
ができる。

また、ＡＤ変換器２Ｇの前にローパスフィルタ（図示せ
ず）を設けることによりノイズをカットすることができ
る。

また、位相検出器２３において、位相差をパルス幅とし
て検出し、それを例えばＲＣフィルタを用いて電圧値へ
変換するように構成すると、出力が安定するまで時定数
だけ時間がかかる。またリップルも発生し、誤差の原因
となる。そこで、位相検出器２３の構成を第７図のよう
にすると以上の欠点を解決することができる。第７図は
第１図の位相検出器２３の具体例を示した図であり、同
図の出力信号ｓ１２は第１図の選択回路２４とＡＤ変換
器２Ｇに導かれる。また、第８図は第７図回路のタイム
チャートである。第７図において、位相弁別回路４１は
、ＶＣＯ２２からの信号ｓ５とクロック信号ｓｒどの位
相を判別し、位相差δ（第８図参照）に対応したパルス
幅でスイッチ４３の切替えを制御する。

その結果、スイッチ４３は信号５１０（第８図参照）を
次段の区間平均回路（積分器４５とサンプルホールド回
路４７と帰還抵抗Ｒとで構成）／＼比出力る。

このナンブルホールド回路４７はクロック信号ｓｒの立
上がりエツジに同期した信＠ｓｌｌ　　（第８図参照）
のタイミングで積分器４５の出力をサンプリングし、そ
の他の期間は、そのサンプリングした値を保持する。第
８図のタイムチャートで、時刻Ｃｏまでは、信号Ｓ５と
クロック信号ｓｒの位相は一致している。この場合、信
号ｓ１０とこの第７図回路の出力信号ｓ１２は、共にＯ
■である。

次に時刻Ｃ１で、信号Ｓ５がクロック信号Ｓｒに対して
δの位相遅れになると、スイッチ４３の出力信号ｓ１０
はパルス幅δの信号となる。

Ａ　Ｔ。

区間平均回路の定数が「＝１のとき、出力は入力に高速
に追従することが知られており、第７図回路の出力（＋
ｉ号ｓ１２は、２サンプルロ（時刻Ｃ３）で一定となる
。なお、Ａはサンプルホールド回路４７の増幅器の増幅
度であり、ｃ　ｔ、ｔ　ＭＸ分器４５のコンデンサの容
重であり、Ｒは帰還抵抗の値であり、ＴＯはクロック信
号の周期である。

このように位相検出器２３として、位相弁別回路４１と
区間平均回路を組合せ、リップルの無い位相差電圧を短
時間で得るようにすれば、高速で、高精度の△Ｄ変換が
可能となる。

ノー　「本発明の効果」 以上述べたように、本発明によれば次の効果がｊ１７ら
れる σ）　従来の装置は、主クロックとバーニアクロックと
が一致するまでの時間を必要とする。この時間は、将来
、ＡＤ変換器の動作速度が現在よりもっと速くなったと
しても、原理的に必要な時間であり、改善の余地はない
。

一方、本発明に係る装置においては、位相検出器２３の
出力を直接へ〇変換し、その後、マイクロコンピュータ
等で演鋒するものであるが、ＡＤ変換器は、現在、並ダ
リ型ＡＤ変換器等、非常に高速のものがあり、このよう
なことから本発明は動作原理的に従来手段より高速化で
きるものである。

従って、高速でかつリアルタイムで時間幅の計測を行な
うことができる。

■　位相検出器２３の出力を必要に応じて複数回目測す
ることができるので、これを統計処理することにより、
精度の高い端数時間を測定することができる。

■　タイムバーニア方式では、主クロックとバーニアク
ロックの位相の一致点を検出しているので一定の時間が
絶対的に必要である。本発明では、Ｖ　ＣＯ２２の信号
Ｓ５とクロック信号Ｓ「の位相差を検出しているので、
直ちにこの位相差を出力し、短時間に端数時間を計測す
ることもできるし、また、Ｒ間は少し余分にかかるが、
災数回、位相差を５１測し、統計処理して測定精度を高
めることもできる等、応用性が広い。

【図面の簡単な説明】

第１図は本発明の要部である端数時間測定回路の構成例
を示した図、第２図は本発明に係る時間幅削測装置のブ
ロック図、第３図はタイムチャート、第４図は一般的な
時間幅の計測原理を示す図、第５図はタイムバーニア方
式の動作を説明するための図、第６図は本発明の別の構
成例を示す図、第７図は位相検出器の具体例を示した図
、第８図は第７図回路のタイムチャートである。 １・・・入力アンプ、３・・・制御回路、５・・・カウ
ンタ、７・・・クロック発生器、８，９・・・端数時間
測定回路、１１・・・マーイクロプロセッサ、２１・・
・立上がり検出回路、２２・・・ＶＣＯ１２３・・・位
相検出器、２４・・・選択＠路、２５・・・ループフィ
ルタ、２Ｇ・・・ＡＤ変換器、２７・・・フリップフロ
ップ、３０・・・加算器、３１・・・減表器、３２・・
・一致検出器、３３・・・スイッチ。 小１図 ２　ＶＣＯ 第２図 第４図 第Ｓ図

Claims (1)

1. 【特許請求の範囲】 被測定時間幅の始点と終点に対応したスタートパルスと
   ストップパルスと、ゲーティングクロック信号とを出力
   することができる制御回路と、このゲーティングクロッ
   ク信号を計数するカウンタとを備え、カウンタの出力と
   所謂端数時間とから被測定時間幅を計測する装置におい
   て、スタートパルスとストップパルスに同期し、一定の
   パルス幅を有したストローブ信号を出力する手段と、 このストローブ信号のパルス幅の期間は発振を停止し、
   ストローブ信号のパルスが消失した後は、クロック信号
   の周期で発振動作を行なう発振手段と、 発振手段の出力信号とクロック信号との位相差を検出す
   る位相検出器と、 からなる端数時間測定回路を備え、 この端数時間測定回路からの位相差信号を基に演算して
   端数時間を算出し、被測定時間幅を計測することを特徴
   とする時間幅計測装置。