JPS6295681A

JPS6295681A - プログラマブル・マルチ・メンバ−シツプ関数回路

Info

Publication number: JPS6295681A
Application number: JP60234648A
Authority: JP
Inventors: Retsu Yamakawa; 烈山川
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1985-10-22
Filing date: 1985-10-22
Publication date: 1987-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の要約電流モードで動作し、第１から第４までの４つのしきい
値を変えることにより種々の形のメンバーシップ関数を
出力することができる回路であり、２つの基本回路とこ
れらの基本回路の出力電流を加算または減算する演算回
路とから構成されている。基本回路は、異なる値の２つ
のしきい値が与えられ、入力電流値がこれらのしきい値
の間にあるときに入力電流の通過を許すまたは禁止する
。

発明の背景この発明は、２値論理、多値論理、ファジィ論理等を用
いた制御システムにおいて、不可欠の要素であるメンバ
ーシップ関数を出力する回路、とくに電流モードで動作
するプログラマブル・マルチ・メンバーシップ関数回路
に関する。

メンバーシップ関数とは、ある要素がある集合に属する
度合いを表わすものであり、２値論理における集合（ク
リスプ集合）ではこの度合いはＯか１かによって、多値
論理ではＯ−１の間のディスクリートな値によって、フ
ァジィ論理ではＯ〜１の間の連続的な値によってそれぞ
れ表わされる。

発明の概要この発明の目的は、主にクリスプ集合のための、しかし
ながら多値論理やファジィ論理にも拡張できるメンバー
シップ関数であり、しかも外部から制御することにより
種々の形に変形することの可能なプログラマブルΦマル
チ・メンバーシップ関数を出力する回路を提供すること
にある。

この発明によるプログラマブル番マルチ争メンバーシッ
プ関数回路は、第１および第２のしきいｆ直が設定され
、入力電流がこれらのしきい値の間にあるときに第１の
グレードを表わす電流の通過を許すまたは禁止する第１
の基本回路、第３および第４のしきい値が設定され、入
力電流がこれらのしきい値の間にあるときに第２のグレ
ードを表わす電流の通過を許すまたは禁止する第２の基
本回路、ならびに第１の基本回路の出力電流と第２の基
本回路の出力電流との間で所定の演算を行なう演算回路
を備えていることを特徴とする。この演算回路は加算回
路または減算回路である。

第１〜第４のしきい値電流の値を変えることにより、演
算回路からは種々の形のメンバーシップ関数が得られれ
る。しかも電流モードで動作するので、加減算は単なる
ワイヤードＯＲで実現できるとともに、後述する電流比
較も簡単に行なえる。

実施例の説明第１図は、この発明で活用されるフローティング・スレ
シホールド・スイッチング回路およびその入出力特性を
示している。この回路は、第１のグレードを表わす電流
αの入力端子と出力端子との間に接続されたフローティ
ング・スイッチとして（７）Ｎ　　ＭＯＳ　　ＦＥＴ１
１と、このＦＥＴ１１をス・ｒンチソグするための制御
電圧信号を発生する電流比較回路とから構成されている
。電流比較回路はワイヤード０Ｒ２１であり、ここに入
力電流Ｘ、が流入するとともに第１のしきい値電流Ｘｌ
が電流源（図示路）によって引っばられる。

ｘ、くＸｌのときにはワイヤードＯＲ２１の電位はＬレ
ベルであり、そのためＦＥＴＩＩはオフである。このと
き出力型ＪＲ，ｚはＯである。ｘ、≧Ｘｌとなるとワイ
ヤード０Ｒ２１の電位はＨレベルになり、したがってＦ
ＥＴＩ　ｌがオンとなるから、αの値の出力電流Ｚが得
られる。この出力電流ＺはＦＥＴＩＩの方に流入する電
流である。

第２図は、フローティング・スイッチとしてＰ　　ＭＯ
Ｓ　　ＦＥＴ１４が用いられたフローティング・スレシ
ホールド奉スイッチング回路およびその入出力特性を示
している。しきい値電流はＸ４である。この回路では、
　Ｘ　ｉ＜　Ｘ　ａで、ワイヤード０Ｒ２４がＬレベル
のときにＦＥＴ１４がオンとなる。

第３図はこの発明の実施例を示すものである。

入力電流ｘｉは、多出力電流ミラー１０に入力し、この
電流ミラー１０から値が等しくかつ向きが逆の４つの入
力電流Ｘ、が得られる。これらの入力電流Ｘ、は４つの
フローティングＯスレシホールド舎スイッチング回路に
それぞれ送られる。　第１図に示された第１のスイッチ
ング回路と第２図に示された第２のスイッチング回路の
ＦＥＴｌ１．１４が直列に接続されている。この回路は
、いわゆるリテラル（ｌｉｔｅｒａｌ）回路を構成して
いる。リテラル回路およびフローティング・スレシホー
ルド・スイッチング回路は、たとえば出願人の先願（特
願昭６Ｏ−１６８９８）に詳述されている。

このリテラル回路では、直列に接続された２つのＦ′Ｅ
Ｔｌ　ｌ　、１４がともにオンのときにαの電流が流れ
る。すなわち、ｘ１≦ｘ　、＜　ｘ　ａのときにＣｘ　
１＜　ｘ　ａとする）αの値の出力電流が得られる。

もう１つのリテラル回路も設けられており、それは、Ｆ
ＥＴ　ｌ　２とワイヤード０Ｒ２２とからなる第３のフ
ローティング・スレシホールド・ス・Ｃツチング回路と
、ＦＥＴ１３とワイヤーＦＯＲ２３とからなる第４のフ
ローティング・スレシホールド・スイッチング回路とか
ら構成され、２つのＦＥＴ１２，１３が直列に接続され
ている。それぞれのスイッチング回路のしきい値電流は
Ｘ２゜Ｘ３である。したがって、第２のリテラル回路で
は、ｘ＜ｘ　　を条件として、ｘ２＜ｘ、、≦Ｘ３のと
きに第２のグレードを表わす電流βが出力される。

この出力電流βは電流ミラー２５によってその向きが反
転されたのち、ワイヤード０Ｒ２６に流入する。

ワイヤード０Ｒ２６では、第１のリテラル回路の出力電
流から第２のリテラル回路の出力電流を減算する演算が
行なわれ、この減算結果が出力電流Ｚとなる。

もし、Ｘｌ　＜Ｘ２　＜Ｘ３＜Ｘ４かつα〉βの条件を
満たすとすれば、第３図の出力電流Ｚの矢印に対応して
示されたような形の出力電流Ｚが得られる。この出力電
流Ｚは回路に流入する向きであり、この出力電流Ｚがメ
ンバーシップ関数を表わす、このメンバーシップ関数は
２Ｘ　　””’　Ｘ　２およびＸ　　−Ｘ４においてグ
レードαをもち、Ｘ２〜Ｘ３においてはグレード（α−
β）をもつ。

ダイオード接続ＭＯＳ　　ＦＥＴ２７は、出力端子に流
出する方向の電流を遮断するためのものである。

出力電流Ｚによって表わされるメンバーシップ関数は、
しきい値電ｔＲ，ｘ　１〜Ｘ４の値を変えることにより
、種々変形することができる。たとえば、第４図（Ａ）
に示すように、ｘｌくｘ２　くｘ　　＜ｘ　　、α〉β
とすると、　Ｘ　　”’　Ｘ　２の間にのみグレードα
の部分をもつメンバーシップ関数が得られる。また、ｘ
　　＜ｘ　　＜ｘ　　＜ｘ４．α〉βとすると、第４図
（Ｂ）に示されるように、Ｘ３〜Ｘ４の間にのみグレー
ドαの部分をもつメンバーシップ関数が得られる。

ワイヤード０Ｒ２６によって減算を行なっているが、電
流ミラー２５を省略して加算を行なうようにしてもよい
。

上述のリテラル回路は、２つのしきい値の間で２つのＦ
ＥＴがともにオンとなるので、ウィンドウ・オン・スイ
ッチング回路とも呼ばれる。上述の１つのまたは２つの
リテラル回路に対して、２つのしきい値の間で電流の通
過を禁止するいわゆるウィンドウ−オフ・スイッチング
回路を用いてもよい、ウィンドウ・オフ・スイッチング
回路は２つのスイッチング素子を並列に接続すれば容易
に実現できる。

【図面の簡単な説明】

第１図および第２図はそれぞれ、フローティングφスレ
シホールド・スイッチング回路およびその入出力特性を
示すものであり、第３図はこの発明の実施例を示す回路
図、第４図は種々の形のメンバーシップ関数を示すグラ
フである。１１．１２，１３．１４・・・スイッチング素子。２１．２２，２３．２４・・・電流比較のためのワイヤ
ードＯＲ。２６・・・減算回路として働くワイヤーＦＯＲ。以　　上特許出願人　　立石電機株式会社代　理　人　　弁理士　牛久健司外１名第１（Ａ）第２（Ａ）（Ｂ）図（Ｂ）

Claims

【特許請求の範囲】

（１）第１および第２のしきい値が設定され、入力電流
がこれらのしきい値の間にあるときに第１のグレードを
表わす電流の通過を許すまたは禁止する第１の基本回路
、第３および第４のしきい値が設定され、入力電流がこれ
らのしきい値の間にあるときに第２のグレードを表わす
電流の通過を許すまたは禁止する第２の基本回路、なら
びに第１の基本回路の出力電流と第２の基本回路の出力電流
との間で所定の演算を行なう演算回路、を備えたプログ
ラマブル・マルチ・メンバーシップ関数回路。
（２）演算回路が減算回路である、特許請求の範囲第（
１）項に記載のプログラマブル・マルチ・メンバーシッ
プ関数回路。
（３）演算回路が加算回路である、特許請求の範囲第（
１）項に記載のプログラマブル・マルチ・メンバーシッ
プ関数回路。