JPS629678A - 絶縁ゲ−ト型静電誘導トランジスタ - Google Patents
絶縁ゲ−ト型静電誘導トランジスタInfo
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- JPS629678A JPS629678A JP60148710A JP14871085A JPS629678A JP S629678 A JPS629678 A JP S629678A JP 60148710 A JP60148710 A JP 60148710A JP 14871085 A JP14871085 A JP 14871085A JP S629678 A JPS629678 A JP S629678A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、安定なリーチ・スルー状態にもとすく電流不
飽和特性を有する、しかも電流が空乏層を流れるデブレ
シコン形の絶縁ゲート型静電誘導トランジスタに関する
ものである０ 従来の技術 まず、静電誘導トランジスタ（ＳＩＴ）の基本構造、動
作上の特徴について説明する０第３図（ＩＬ）は、縦形
（基板の厚み方向を示す０）に形成された基本的な接合
ゲート型ＳＩＴの断面構造図、（ｂ）は電位障壁状態図
、（Ｃ）は電位分布図である。
飽和特性を有する、しかも電流が空乏層を流れるデブレ
シコン形の絶縁ゲート型静電誘導トランジスタに関する
ものである０ 従来の技術 まず、静電誘導トランジスタ（ＳＩＴ）の基本構造、動
作上の特徴について説明する０第３図（ＩＬ）は、縦形
（基板の厚み方向を示す０）に形成された基本的な接合
ゲート型ＳＩＴの断面構造図、（ｂ）は電位障壁状態図
、（Ｃ）は電位分布図である。
このＳＩＴは、ソースのｎ＋領域３ｏ１（不純物密度Ｎ
＝ １０” 〜１０２０ｃｍ−３） 、ドレインのｎ
＋領域３０２ （Ｎ＝１０”〜１０２０Ｃ１ｌｌ−５）
、ゲートのｐ＋領域３０３ （Ｎ＝１０１７〜１０２
Ｇ（ｍ−３）、及びチャネル部となるエピタキシャル成
長のｎ領域３０４ （Ｎ＝１０１２〜１ ｏ”ｃｍ−ｓ
）カら成す、ＦＩＴに比べてチャネル寸法が小さく、チ
ャネル部の不純物密度も少ないので、零ゲートバイアス
時、あるいはわずかな逆方向電圧をゲートに印加した状
態で、第３図（（１）の様に空乏層３１０が広がりピン
チ・オフ状態となる。
＝ １０” 〜１０２０ｃｍ−３） 、ドレインのｎ
＋領域３０２ （Ｎ＝１０”〜１０２０Ｃ１ｌｌ−５）
、ゲートのｐ＋領域３０３ （Ｎ＝１０１７〜１０２
Ｇ（ｍ−３）、及びチャネル部となるエピタキシャル成
長のｎ領域３０４ （Ｎ＝１０１２〜１ ｏ”ｃｍ−ｓ
）カら成す、ＦＩＴに比べてチャネル寸法が小さく、チ
ャネル部の不純物密度も少ないので、零ゲートバイアス
時、あるいはわずかな逆方向電圧をゲートに印加した状
態で、第３図（（１）の様に空乏層３１０が広がりピン
チ・オフ状態となる。
この時、第３図（ｂ）に示す様な鞍部点状の電位障壁３
０６がソースのれ＋領域３０１前面に現われ、この電位
障壁３０５の高さが、主としてソースからドレインに向
けて電位障壁を越えて流れるキャリア（電子）の流量制
御を行なう。この電位障壁３０５は本質的なゲートの機
能を有するので“固有ゲート〃とも呼ばれ、この電位障
壁３０６の存在する領域を”固有ゲート領域３０７“と
呼ぶ。
０６がソースのれ＋領域３０１前面に現われ、この電位
障壁３０５の高さが、主としてソースからドレインに向
けて電位障壁を越えて流れるキャリア（電子）の流量制
御を行なう。この電位障壁３０５は本質的なゲートの機
能を有するので“固有ゲート〃とも呼ばれ、この電位障
壁３０６の存在する領域を”固有ゲート領域３０７“と
呼ぶ。
又、チャネル不純物が低密度であるので、ゲート・ドレ
イン間もわずかな電圧で第３図（６）の様に空乏層３１
０が広が９、容易に全チャネルが空乏層で占められる。
イン間もわずかな電圧で第３図（６）の様に空乏層３１
０が広が９、容易に全チャネルが空乏層で占められる。
これ以上、ドレイン電圧を増加すると、キャリアの流量
制御を行なう電位障壁の高さくピンチ・オフ点電位でも
ある。）が低下し、同時にソース側に障壁位置（ピンチ
オフ点）が移動するため、障壁を越えるキャリアの量が
増してドレイン電圧の増加と共にドレイン電流が増加し
て電流不飽和特性となる。（特公昭５２−１７７２０．
特公昭以上の様に■ドレイン領域とは無関係にチャネル
のピンチ・オフが実現し、■しかもチャネル全領域が空
乏層で覆われる、というＳＩＴ特有の状態をリーチ・ス
ルー（ｒｅａｃｈ −ｔｈｒｏｕｇｈ ）と定義する。
制御を行なう電位障壁の高さくピンチ・オフ点電位でも
ある。）が低下し、同時にソース側に障壁位置（ピンチ
オフ点）が移動するため、障壁を越えるキャリアの量が
増してドレイン電圧の増加と共にドレイン電流が増加し
て電流不飽和特性となる。（特公昭５２−１７７２０．
特公昭以上の様に■ドレイン領域とは無関係にチャネル
のピンチ・オフが実現し、■しかもチャネル全領域が空
乏層で覆われる、というＳＩＴ特有の状態をリーチ・ス
ルー（ｒｅａｃｈ −ｔｈｒｏｕｇｈ ）と定義する。
（これは、空乏層が全領域に広がって、遂にドレインに
到達した事に対応している。）リーチ・スルーの特徴は
、ゲートは直接鞍部点状の電位障壁を制御し、ドレイン
は、ゲートヲ介しであるいは、一部直接に電位障壁を制
御するという事である。
到達した事に対応している。）リーチ・スルーの特徴は
、ゲートは直接鞍部点状の電位障壁を制御し、ドレイン
は、ゲートヲ介しであるいは、一部直接に電位障壁を制
御するという事である。
なお、鞍部点状の電位障壁を越えてソースからドレイン
に流れるキャリアはチャネルの中心部３０６に集中して
流れる。
に流れるキャリアはチャネルの中心部３０６に集中して
流れる。
第３図（０）にＳＩＴの電位分布を示す。（第３図（ａ
）の破線ム、Ｂに沿りて眺めたポテンシャル分布が第３
図（Ｃ）のム′、Ｂ′に対応する。）ソース中心の座標
ｅ（０１０）とし、ソースからドレインへ向かってＹ軸
をとる。Ｙ ＝ ＹＧでＸ軸方向へゲートが存在しＸ＝
±ＸＧの位置にゲート電圧が印加される。Ｙ ＝ ＹＤ
の位置がドレイン、Ｙ＝Ｑの截置がソースである。空
乏層はＹＱがらソース側にＹｓ まで、ドレイン側に
Ｙｄまで延びている。
）の破線ム、Ｂに沿りて眺めたポテンシャル分布が第３
図（Ｃ）のム′、Ｂ′に対応する。）ソース中心の座標
ｅ（０１０）とし、ソースからドレインへ向かってＹ軸
をとる。Ｙ ＝ ＹＧでＸ軸方向へゲートが存在しＸ＝
±ＸＧの位置にゲート電圧が印加される。Ｙ ＝ ＹＤ
の位置がドレイン、Ｙ＝Ｑの截置がソースである。空
乏層はＹＱがらソース側にＹｓ まで、ドレイン側に
Ｙｄまで延びている。
この接合ゲート型ＳＩＴは、ノーマリ・オン動作なので
、集積回路では不利であるため、通常、ゲートのｐ中領
域３０３の拡散電位だけでチャネルを十分にピンチ・オ
フしておき、順方向電圧をゲートに印加してこの拡散電
位を打消してチャネルに電流を流すノーマリ・オフ動作
も実現している。
、集積回路では不利であるため、通常、ゲートのｐ中領
域３０３の拡散電位だけでチャネルを十分にピンチ・オ
フしておき、順方向電圧をゲートに印加してこの拡散電
位を打消してチャネルに電流を流すノーマリ・オフ動作
も実現している。
ところが、この様な順方向動作では、ゲートのｐ中領域
３０３の下に正孔の注入が行なわれて蓄積効果を起こす
ため、高速動作に制限を与える。
３０３の下に正孔の注入が行なわれて蓄積効果を起こす
ため、高速動作に制限を与える。
そこで、ＳＸＴの基本性能を維持し、少数キャリア（正
孔）の蓄積効果を排除するために、絶縁ゲートを有する
ＳＥＴが提案された。（特開昭５３−１ ４６５７７’
） 第４図（＆）は横形（基板表面方向を示す。）に形成さ
れた基本的な絶縁ゲート型ＳＩＴの断面構造を示す。こ
のＳＩＴはｐ基板４０１（Ｎ＝１０１２〜１０” ｃｍ
−’ ）上にソースのｎ十領域４０２（Ｎ＝ １０”
〜１０” ｃｍ−５） 、ドレインのｎ十領域４０３（
’Ｎ ＝ １０１７〜１０”ｃｍ ｓ） 、絶縁層４
０５を介して設けたゲート電極４０４とから成る。ゲー
ト電極４０４は、通常のＭＯＳＦＥＴ と異なり、ソー
スのｎ十領域４０２上まで達していない。これはソース
のｎ十領域４０２近傍部分の表面電位が、他の領域より
低く設定され、反転層中４１０をソースからドレインに
向かって流れる電子にとり障壁とするためで、この障壁
高さによりソースよりドレイン側反転層４１ｏ中に注入
される電子の量が制御される。なお４１１は空乏層であ
る。
孔）の蓄積効果を排除するために、絶縁ゲートを有する
ＳＥＴが提案された。（特開昭５３−１ ４６５７７’
） 第４図（＆）は横形（基板表面方向を示す。）に形成さ
れた基本的な絶縁ゲート型ＳＩＴの断面構造を示す。こ
のＳＩＴはｐ基板４０１（Ｎ＝１０１２〜１０” ｃｍ
−’ ）上にソースのｎ十領域４０２（Ｎ＝ １０”
〜１０” ｃｍ−５） 、ドレインのｎ十領域４０３（
’Ｎ ＝ １０１７〜１０”ｃｍ ｓ） 、絶縁層４
０５を介して設けたゲート電極４０４とから成る。ゲー
ト電極４０４は、通常のＭＯＳＦＥＴ と異なり、ソー
スのｎ十領域４０２上まで達していない。これはソース
のｎ十領域４０２近傍部分の表面電位が、他の領域より
低く設定され、反転層中４１０をソースからドレインに
向かって流れる電子にとり障壁とするためで、この障壁
高さによりソースよりドレイン側反転層４１ｏ中に注入
される電子の量が制御される。なお４１１は空乏層であ
る。
この絶縁ゲート型ＳＩＴのソース〜ゲート間の距離ＬＡ
Ｇが小さければ、容易に電流不飽和特性が現われ、しか
も高速特性が実現する。
Ｇが小さければ、容易に電流不飽和特性が現われ、しか
も高速特性が実現する。
発明が解決しようとする問題点
しかしながら、上記の様な絶縁ゲート型ＳＩＴでは、電
流が固有ゲート領域を通過する時、反転層４１０という
表面チャネルを流れるため、界面の影響が大きく、高速
特性、雑音特性という性能面で決して理想的ではない。
流が固有ゲート領域を通過する時、反転層４１０という
表面チャネルを流れるため、界面の影響が大きく、高速
特性、雑音特性という性能面で決して理想的ではない。
しかも、ｐ基板４０１上にドレインのｎ十領域４０３を
形成しているため、ドレイン電圧を大きくすると、空乏
層４１１が広がり第４図（ｂ）の様にパンチ−スルー
（ｐｕｎｃｈ −ｔｈｒｏｕｇｈ ） 状態が生じ矢
印Ｑの様なパンチ・スルー電流が流れ出し、鞍部点状の
電位障壁による制御が失なわれてしまうＯ （なお、パンチ・スルーについては、ドレイン領域の電
位に依存してドレイン領域空乏層が広がり、ソース領域
の空乏層と広範囲にわたり接触し鞍部点状の電位障壁が
支配的でない状態と定義する。）本発明は、上記従来の
問題点を解消する為になされたもので、パンチ・スルー
の生じない埋込みチャネル（ｂｕｒｉｅｄ −ｃｈａｎ
ｎａｌ ）を利用するデプレション形構成の絶縁ゲート
型ＳＩＴの提供を目的とする。
形成しているため、ドレイン電圧を大きくすると、空乏
層４１１が広がり第４図（ｂ）の様にパンチ−スルー
（ｐｕｎｃｈ −ｔｈｒｏｕｇｈ ） 状態が生じ矢
印Ｑの様なパンチ・スルー電流が流れ出し、鞍部点状の
電位障壁による制御が失なわれてしまうＯ （なお、パンチ・スルーについては、ドレイン領域の電
位に依存してドレイン領域空乏層が広がり、ソース領域
の空乏層と広範囲にわたり接触し鞍部点状の電位障壁が
支配的でない状態と定義する。）本発明は、上記従来の
問題点を解消する為になされたもので、パンチ・スルー
の生じない埋込みチャネル（ｂｕｒｉｅｄ −ｃｈａｎ
ｎａｌ ）を利用するデプレション形構成の絶縁ゲート
型ＳＩＴの提供を目的とする。
問題点を解決するための手段
本発明は、■ｎ＋のソース領域とドレイン領域との間に
埋込みチャネルを形成してデプレション形構成とするた
め、又、ドレイン電圧と共にソース領域に向かって広が
る空乏層が存在しないようにするためｐ基板上のｎエピ
（又はｎウェル）中にソース、ドレインのｎ十領域を形
成し、■固有ゲート領域の電位が絶縁ゲート電極で効率
よく制御される様にソース領域近傍にのみ絶縁ゲート電
極を設けてドレイン領域には達しない様にすると共に絶
縁ゲート電極の電位変化によってチャネルに中性領域の
発生しない様なチャネル深さを選定するものである。
埋込みチャネルを形成してデプレション形構成とするた
め、又、ドレイン電圧と共にソース領域に向かって広が
る空乏層が存在しないようにするためｐ基板上のｎエピ
（又はｎウェル）中にソース、ドレインのｎ十領域を形
成し、■固有ゲート領域の電位が絶縁ゲート電極で効率
よく制御される様にソース領域近傍にのみ絶縁ゲート電
極を設けてドレイン領域には達しない様にすると共に絶
縁ゲート電極の電位変化によってチャネルに中性領域の
発生しない様なチャネル深さを選定するものである。
作用 ゛
本発明は上記した手段■■に対応して、パンチ・スルー
が原理的に生じなくなり、しかも電流は表面ではなく、
バルク中（すなわち、埋込みチャネル内）の空乏層を流
れるデプレシ目ン形動作トなり、安定したリーチ・スル
ー状態の実現と共にＳＩＴ特有の鞍部点状の電位障壁が
形成され電流不飽和特性の絶縁ゲート型ｆｓＸＴｆ実現
する。
が原理的に生じなくなり、しかも電流は表面ではなく、
バルク中（すなわち、埋込みチャネル内）の空乏層を流
れるデプレシ目ン形動作トなり、安定したリーチ・スル
ー状態の実現と共にＳＩＴ特有の鞍部点状の電位障壁が
形成され電流不飽和特性の絶縁ゲート型ｆｓＸＴｆ実現
する。
（以下、このＳＩＴをＢｕｒｉｅｄ Ｃｈａｎｎｅｌ
ＭＯＳ −８ＩＴ 、略１．て〃Ｂｅ−ＭＯ８−３ＩＴ
／／と呼称する。） 実施例 第１図（ａ）は横型に形成した絶縁ゲート型“Ｂｅ・Ｍ
ＯＳ−３ＩＴ“の上面図、同図（ｂ）はチャネル方向に
沿ったムーム′断面図、同図（０）はチャネルと直角な
面に沿ったＢ−Ｂ’断面図、同図（（１）（６１は、ｎ
エピ（又はｎウェル）の深さがＴ、／（これは同図（Ｉ
Ｌ）のＴＥ より大きい）の場合の縦方向の空乏層の
様子を示すムー五′断面図を表わす。
ＭＯＳ −８ＩＴ 、略１．て〃Ｂｅ−ＭＯ８−３ＩＴ
／／と呼称する。） 実施例 第１図（ａ）は横型に形成した絶縁ゲート型“Ｂｅ・Ｍ
ＯＳ−３ＩＴ“の上面図、同図（ｂ）はチャネル方向に
沿ったムーム′断面図、同図（０）はチャネルと直角な
面に沿ったＢ−Ｂ’断面図、同図（（１）（６１は、ｎ
エピ（又はｎウェル）の深さがＴ、／（これは同図（Ｉ
Ｌ）のＴＥ より大きい）の場合の縦方向の空乏層の
様子を示すムー五′断面図を表わす。
第１図において、ｐ基板１ｏ１（不純物密度Ｎ＝ １０
１２〜１０” ｃｒｎ−’ ）上に形成されたｎエピに
素子分離用のｐ層を形成するか、ｐ基板１０１上にｎウ
ェルを形成して、チャネル用のｎ領域１０２とし、との
ｎ領域１０２内にソースのｎ中領域１０３ （Ｎ ＝
１０’７〜１０２０Ｃｒｎ”） 、ドレインのｎ中領域
１０４ （ｌ＝１０１７〜１０２０ｃｍ−３）が形成さ
れ、ゲート電極１０５が、絶縁層１０６を介してソース
領域近傍のチャネル上に設けられ、ソース電極１０７．
ドレイン電極１０８が、絶縁層１０６のコンタクト窓を
通して、対応する領域とコンタクトされる。なお第１図
の、丸印１０９は鞍部点状の電位障壁が存在する領域を
表わし、以下、′固有ゲート領域１０９“と呼称する。
１２〜１０” ｃｒｎ−’ ）上に形成されたｎエピに
素子分離用のｐ層を形成するか、ｐ基板１０１上にｎウ
ェルを形成して、チャネル用のｎ領域１０２とし、との
ｎ領域１０２内にソースのｎ中領域１０３ （Ｎ ＝
１０’７〜１０２０Ｃｒｎ”） 、ドレインのｎ中領域
１０４ （ｌ＝１０１７〜１０２０ｃｍ−３）が形成さ
れ、ゲート電極１０５が、絶縁層１０６を介してソース
領域近傍のチャネル上に設けられ、ソース電極１０７．
ドレイン電極１０８が、絶縁層１０６のコンタクト窓を
通して、対応する領域とコンタクトされる。なお第１図
の、丸印１０９は鞍部点状の電位障壁が存在する領域を
表わし、以下、′固有ゲート領域１０９“と呼称する。
又、第１図のチャネル幅ＷＧは、リーチ・スルー実現の
横方向許容条件として、ｐ基板１０１（ｎエピが形成さ
れたｐ基板を用いた場合は、素子分離用のｐ領域となる
が、簡単のために、ｎウェルの場合で説明をする。）に
接するｎ領域１０２の空乏層１２０をｌ’Ｈとすれば、 ＷＧ≦２ｘｎ ・・・・・・・・・（１）が
挙げられる。（ＷＧを小さくする程、横方向に関するピ
ンチ・オフが深くなるので、よりエンノ・ンスメント・
モードになり、電圧増幅率μ＝θＶＤ／θｖＧ ［：
ｖＤ ニドレイン電圧、 ｖＧ ：ゲート電圧〕は大き
くなるが、第３図（ｂ）に示す電流が集中して流れる領
域３０６よシ小さくならない様な値を選択する必要があ
る。） 次に第１図のチャネル深さくこれはエビの厚みあるいは
ウェルの深さでもある）Ｔｉｃはリーチ・スルー実現の
縦方向許容条件を満たすものでなくてはならない。
横方向許容条件として、ｐ基板１０１（ｎエピが形成さ
れたｐ基板を用いた場合は、素子分離用のｐ領域となる
が、簡単のために、ｎウェルの場合で説明をする。）に
接するｎ領域１０２の空乏層１２０をｌ’Ｈとすれば、 ＷＧ≦２ｘｎ ・・・・・・・・・（１）が
挙げられる。（ＷＧを小さくする程、横方向に関するピ
ンチ・オフが深くなるので、よりエンノ・ンスメント・
モードになり、電圧増幅率μ＝θＶＤ／θｖＧ ［：
ｖＤ ニドレイン電圧、 ｖＧ ：ゲート電圧〕は大き
くなるが、第３図（ｂ）に示す電流が集中して流れる領
域３０６よシ小さくならない様な値を選択する必要があ
る。） 次に第１図のチャネル深さくこれはエビの厚みあるいは
ウェルの深さでもある）Ｔｉｃはリーチ・スルー実現の
縦方向許容条件を満たすものでなくてはならない。
この条件を第１図（ｄ） Ｉ （６）から導びき出す０
第１図（ｄ）はチャネル深さＴΣ′の場合で、ゲート電
圧ｖＧが Ｖ ＩＮＶ ＜ ＶＧ ＜ ｖｒＨ・＝ −−（２）導
通条件である中性領域が形成 される電圧） の場合の縦方向の空乏層１２１ ｙｎの広がりと、ｐ基
板に接するｎ領域の縦方向の空乏層１２０！Ｈの様子を
示す０ここでは、中性領域１１０がよく分かるようにｈ
′ヲ大きくしているが、第１図（ｂｌではチャネル深さ
ＴＥを ＴＩ ＜ ｘｎ−１−ｙｎ＜ Ｔｘ ’ −−−（
３）とするならば完全なピンチ・オフとなる。これはす
なわち中性領域が生じない条件でもある。
第１図（ｄ）はチャネル深さＴΣ′の場合で、ゲート電
圧ｖＧが Ｖ ＩＮＶ ＜ ＶＧ ＜ ｖｒＨ・＝ −−（２）導
通条件である中性領域が形成 される電圧） の場合の縦方向の空乏層１２１ ｙｎの広がりと、ｐ基
板に接するｎ領域の縦方向の空乏層１２０！Ｈの様子を
示す０ここでは、中性領域１１０がよく分かるようにｈ
′ヲ大きくしているが、第１図（ｂｌではチャネル深さ
ＴＥを ＴＩ ＜ ｘｎ−１−ｙｎ＜ Ｔｘ ’ −−−（
３）とするならば完全なピンチ・オフとなる。これはす
なわち中性領域が生じない条件でもある。
なお、ゲート電極１０５はソース近傍にしか存在しない
ので、ゲート電極から離れたチャネルの空乏層ｙｎｏは
ゲート電極下のｙｎ より広がっている０ 又、（２）式の条件に対応する第１図（ｄ）のＣ−Ｃ’
断面に沿ったエネルギーバンド図を第１図（ｆ′）に示
す。
ので、ゲート電極から離れたチャネルの空乏層ｙｎｏは
ゲート電極下のｙｎ より広がっている０ 又、（２）式の条件に対応する第１図（ｄ）のＣ−Ｃ’
断面に沿ったエネルギーバンド図を第１図（ｆ′）に示
す。
（なお、ＶＧ＝ ＶＩＮＹに対応するエネルギーバンド
図は第１図（ｑ）に示す。） 次に、第１図（６）はチャネル深さＴＫ ／で、ゲート
電圧ＶＧが ＶＴＨ＜ Ｖ’ａ ＜ ＶＦＢ −−・” （
４）但し ＶＦＢ ：フラット・バンド電圧（バンドの
表面の曲がシがなく中性領域が表面 に達する電圧） の場合の空乏層１２１７ｎ’の広がりと、ｐ基板に接す
るｎ領域の空乏層１．２０！ｎの様子を示す。
図は第１図（ｑ）に示す。） 次に、第１図（６）はチャネル深さＴＫ ／で、ゲート
電圧ＶＧが ＶＴＨ＜ Ｖ’ａ ＜ ＶＦＢ −−・” （
４）但し ＶＦＢ ：フラット・バンド電圧（バンドの
表面の曲がシがなく中性領域が表面 に達する電圧） の場合の空乏層１２１７ｎ’の広がりと、ｐ基板に接す
るｎ領域の空乏層１．２０！ｎの様子を示す。
第１図（６）から分る様にゲート電圧の増加に伴ないゲ
ート電極下の空乏層１２１ｙｎ′は、第１図（（１）の
ｙｎ より広がりが小さくなっている。一方ゲート電
極から離れたチャネルの空乏層ｙＨｏは、同じである。
ート電極下の空乏層１２１ｙｎ′は、第１図（（１）の
ｙｎ より広がりが小さくなっている。一方ゲート電
極から離れたチャネルの空乏層ｙＨｏは、同じである。
従ってこの動作条件においても完全なピンチ・オフを実
現するには、第１図（ｂ）のＴＥが、中性領域の条件で
ある次式を満たす事が必要である。
現するには、第１図（ｂ）のＴＥが、中性領域の条件で
ある次式を満たす事が必要である。
Ｔｇ≦工Ｈ＋’／ｎ’≦ｘｎ＋ ｙｎ＜ ＴＩ’ −・
” −（５）ここで、ｙｎ（および！／ｎ’）ｕ一般的
に次式で与えられる。
” −（５）ここで、ｙｎ（および！／ｎ’）ｕ一般的
に次式で与えられる。
・・・・・・・・・（６）
（（２） 、 （４）式の条件により（６）式の存在が
許される０）但しｒε。！＝絶縁層の誘電率 この様にｆｆｎ （及び！ｎ’ ）はｖＧに依存して変
化するので、リーチ・スルー実現の条件を決める主要な
パラメータとして考える事は、望ましくない〇一方、ゲ
ート電圧ＶＧ にほとんど依存しない空乏層ｙｎｏは（
６）式でＶＧ＝Ｏとした場合に相当し、次式で与えられ
る。
許される０）但しｒε。！＝絶縁層の誘電率 この様にｆｆｎ （及び！ｎ’ ）はｖＧに依存して変
化するので、リーチ・スルー実現の条件を決める主要な
パラメータとして考える事は、望ましくない〇一方、ゲ
ート電圧ＶＧ にほとんど依存しない空乏層ｙｎｏは（
６）式でＶＧ＝Ｏとした場合に相当し、次式で与えられ
る。
・・・・・・・・・（７）
従って、ピンチ・オフを生じるリーチ・スルーの必要条
件は Ｔ、≦Ｉｎ十ｙｎ６ ・・・・・・・
・・（８）となるが、ゲート電極下に中性領域の存在す
る可能性が残るので、リーチ・スルーの十分条件として
は、横方向に（１）式、縦方向に（５）式が満たされれ
ばよい。ところが（６）式の！ｎ、：Ｊｎ’は（６）式
からＶＧ−＋Ｖｙｎと共にｆｆｎ （及びＪｎ’ ）−
＋Ｏとなり、縦方向の十分条件は（４）式で！／ 、
ｙｎ’を零とおいたＴＥ≦ｘｎ ・・・・
・・・・・（９）である事が分かる。つまり、リーチ・
スルーの必要十分条件は、（１１ｊ （８） ｊ （９
）から（１）式だけでよいことになり、縦方向の条件は
無関係である事が分る。
件は Ｔ、≦Ｉｎ十ｙｎ６ ・・・・・・・
・・（８）となるが、ゲート電極下に中性領域の存在す
る可能性が残るので、リーチ・スルーの十分条件として
は、横方向に（１）式、縦方向に（５）式が満たされれ
ばよい。ところが（６）式の！ｎ、：Ｊｎ’は（６）式
からＶＧ−＋Ｖｙｎと共にｆｆｎ （及びＪｎ’ ）−
＋Ｏとなり、縦方向の十分条件は（４）式で！／ 、
ｙｎ’を零とおいたＴＥ≦ｘｎ ・・・・
・・・・・（９）である事が分かる。つまり、リーチ・
スルーの必要十分条件は、（１１ｊ （８） ｊ （９
）から（１）式だけでよいことになり、縦方向の条件は
無関係である事が分る。
つまり、チャネル深さを、リーチ・スルーの条件として
考える必要はないという事でもある。更に、（８）全考
慮すれば、縦方向の条件として（８）式が成立するので
あれば、（１）は、横方向の条件としてゲート電極下の
チャネルに対してだけ成立すればよい事が分る。つまり
第１図（ａ）のレイアウトは第１図（ｊ）に示す様、ゲ
ート電極下だけ（１）に従りてチャネルが狭くなってい
ればよいという事である。
考える必要はないという事でもある。更に、（８）全考
慮すれば、縦方向の条件として（８）式が成立するので
あれば、（１）は、横方向の条件としてゲート電極下の
チャネルに対してだけ成立すればよい事が分る。つまり
第１図（ａ）のレイアウトは第１図（ｊ）に示す様、ゲ
ート電極下だけ（１）に従りてチャネルが狭くなってい
ればよいという事である。
あるいは、ゲート電極下の横方向条件を緩和するために
、第２図（１）〜（（＋）に示す様に、ゲート電極下に
溝堀りを実施してもよい。この場合、溝堀りを深さＺだ
け行なえば、ゲート幅ＷＱに対する条件は次式となる。
、第２図（１）〜（（＋）に示す様に、ゲート電極下に
溝堀りを実施してもよい。この場合、溝堀りを深さＺだ
け行なえば、ゲート幅ＷＱに対する条件は次式となる。
ＷＧ ＜ ２ ＪＣｎ−Ｚ −−・” （１０
）なお、ｗＧの条件を大幅に緩和するには、ゲート電極
下のチャネル近傍に第２図（ｄ） 、 （ｅｌ）に示す
様に高濃度のチャネルストップ領域２０１を形成すれば
よい。これは、第１図にも適用できる事である０ 以上より ＩＪ−チ・スルー実現条件は下表の様にまと
められる。
）なお、ｗＧの条件を大幅に緩和するには、ゲート電極
下のチャネル近傍に第２図（ｄ） 、 （ｅｌ）に示す
様に高濃度のチャネルストップ領域２０１を形成すれば
よい。これは、第１図にも適用できる事である０ 以上より ＩＪ−チ・スルー実現条件は下表の様にまと
められる。
以下余白
なお、ゲート電圧ＶＧの許容動作範囲は（２）、（４）
から Ｖ ＩＮＶ ＜ ’ＩＧ＜ ＶｙＢ
−・・・−・−−−（１１）となシ、このときの第１
図（ｂ）のＤ−Ｄ’ 断面のエネルギーバンド図が第
１図（１）に示されている。
から Ｖ ＩＮＶ ＜ ’ＩＧ＜ ＶｙＢ
−・・・−・−−−（１１）となシ、このときの第１
図（ｂ）のＤ−Ｄ’ 断面のエネルギーバンド図が第
１図（１）に示されている。
なおＶａ）Ｖｙｎとなると表面チャネルが形成され始め
、蓄積層が表面に形成される電圧ＶＡＣＣより大きなＶ
Ｇに対しては表面チャネルをほとんどの電流が流れてし
まう。ＶＧ ＝ ＶＡＣＣに対するエネルギーバンド図
は第１図Φ）に示す。
、蓄積層が表面に形成される電圧ＶＡＣＣより大きなＶ
Ｇに対しては表面チャネルをほとんどの電流が流れてし
まう。ＶＧ ＝ ＶＡＣＣに対するエネルギーバンド図
は第１図Φ）に示す。
以上の様に、本実施例によれば、安定なリーチ・スルー
条件が満たされ、ＳＩＴ特有の鞍部点状の電位障壁がゲ
ート電極下の固有ゲート領域に形成され、高いｑｍ と
低雑音特性と高速特性を有するＢＣ，ＭＯＳ−５ＩＴが
実現する。なお、大電流化に対してはマルチ・チャネル
構造を採用すればよい。また、導電形の極性を全て逆に
しても多数キャリアが正孔になるだけで、動作・機能は
同様である。
条件が満たされ、ＳＩＴ特有の鞍部点状の電位障壁がゲ
ート電極下の固有ゲート領域に形成され、高いｑｍ と
低雑音特性と高速特性を有するＢＣ，ＭＯＳ−５ＩＴが
実現する。なお、大電流化に対してはマルチ・チャネル
構造を採用すればよい。また、導電形の極性を全て逆に
しても多数キャリアが正孔になるだけで、動作・機能は
同様である。
又、横形構造で説明したが、メサ構造をとって縦形とす
る事も容易である。
る事も容易である。
発明の効果
本発明は、パンチ・スルーが原理的に生じない構造をと
り、しかもチャネルの幅と深さに対してリーチ・スルー
実現条件（表）を適用することにより、接合ゲート型Ｓ
ＩＴの高いｑｍ、低雑音特性を維持したまま、高速特性
が飛躍的に改善される不飽和電流特性の絶縁ゲート型５
ＩＴｔ−実現する０ ゲート電極をソース近傍にのみ形成した事で電位障壁の
制御効率が向上し、低電圧駆動が容易になる。横型でも
縦形でも実現でき、マルチ・チャネル形として大電流化
も容易である。さらに、本質的にＳＩＴは短チャネル、
狭チャネル素子なので、小型化、高集積化に最も有利で
、ＭＯＳ−ＦＩＴをｌ１１−ＭＯＳ−５ＩＴに置かえて
高性能化ができる等、広範な用途を有する。
り、しかもチャネルの幅と深さに対してリーチ・スルー
実現条件（表）を適用することにより、接合ゲート型Ｓ
ＩＴの高いｑｍ、低雑音特性を維持したまま、高速特性
が飛躍的に改善される不飽和電流特性の絶縁ゲート型５
ＩＴｔ−実現する０ ゲート電極をソース近傍にのみ形成した事で電位障壁の
制御効率が向上し、低電圧駆動が容易になる。横型でも
縦形でも実現でき、マルチ・チャネル形として大電流化
も容易である。さらに、本質的にＳＩＴは短チャネル、
狭チャネル素子なので、小型化、高集積化に最も有利で
、ＭＯＳ−ＦＩＴをｌ１１−ＭＯＳ−５ＩＴに置かえて
高性能化ができる等、広範な用途を有する。
第１図（ＩＬＩは本発明の実施例のＢ Ｃ： −ＭＯＳ
−ｆｓＸ’ｒの上面図、同図ｒｂ＞はムームｌ断面図、
同図（Ｃ）はＢ−Ｂ′断面図、同図（ｄ） 、（’）は
縦方向の空乏層の分布を示すチャネル方向断面図、同図
（０〜（１）はゲート電圧に対応するエネルギーバンド
図、同図（ｊ）は、同図（ＩＬ）の変形例の上面図、第
２図（＆）は、本発明の実施例のＢＣ−ＭＯＳ−８ＩＴ
をゲート電極部を溝堀り形成した場合の上面図、同図（
ｂ）はムーｌ断面図、同図（Ｃ）はＢ−Ｂ’断面図、同
図（ｄ） ｓ （ｅ）は、ゲート電極下のチャネル近傍
に高濃度チャネルストップを形成した図、第３図（ＩＬ
Ｉは従来の接合ゲート型のたて形Ｓｌ’ｌ”の断面図、
同図中）は鞍部点状の電位障壁の状態図、同図（Ｃ）は
電位分布図、同図（（１） 、 （ｅ）は、空乏層の分
布を示す断面図、第４図（＆）は従来の横形ＭＯ８−５
ＥＴの反転層と空乏層の分布を示す断面図、同図（ｂ）
はパンチ・スルーの発生状況を示す断面図である０ １０１・・・・・・ｐ基板、１０２・・・・・・ｎ領域
、１０３・・・・・・ソースのｎ十領域、１０４・・・
・・°ドレインのｎ＋領領域１０６・・・・・・ゲート
電極、１０６・・・・・・絶縁層、１０７・・・・・・
ソース電極、１０８゛パ・・・ドレイン電極、１０９・
・・・・・固有ゲート領域、１２０，１２１”°°°。 空乏層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−＾ ″′ｃ３ ０ 区 踪
−ｆｓＸ’ｒの上面図、同図ｒｂ＞はムームｌ断面図、
同図（Ｃ）はＢ−Ｂ′断面図、同図（ｄ） 、（’）は
縦方向の空乏層の分布を示すチャネル方向断面図、同図
（０〜（１）はゲート電圧に対応するエネルギーバンド
図、同図（ｊ）は、同図（ＩＬ）の変形例の上面図、第
２図（＆）は、本発明の実施例のＢＣ−ＭＯＳ−８ＩＴ
をゲート電極部を溝堀り形成した場合の上面図、同図（
ｂ）はムーｌ断面図、同図（Ｃ）はＢ−Ｂ’断面図、同
図（ｄ） ｓ （ｅ）は、ゲート電極下のチャネル近傍
に高濃度チャネルストップを形成した図、第３図（ＩＬ
Ｉは従来の接合ゲート型のたて形Ｓｌ’ｌ”の断面図、
同図中）は鞍部点状の電位障壁の状態図、同図（Ｃ）は
電位分布図、同図（（１） 、 （ｅ）は、空乏層の分
布を示す断面図、第４図（＆）は従来の横形ＭＯ８−５
ＥＴの反転層と空乏層の分布を示す断面図、同図（ｂ）
はパンチ・スルーの発生状況を示す断面図である０ １０１・・・・・・ｐ基板、１０２・・・・・・ｎ領域
、１０３・・・・・・ソースのｎ十領域、１０４・・・
・・°ドレインのｎ＋領領域１０６・・・・・・ゲート
電極、１０６・・・・・・絶縁層、１０７・・・・・・
ソース電極、１０８゛パ・・・ドレイン電極、１０９・
・・・・・固有ゲート領域、１２０，１２１”°°°。 空乏層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−＾ ″′ｃ３ ０ 区 踪
Claims (4)
- （１）第１導電形の半導体基板上の第２導電形で低不純
物濃度の半導体領域内に第２導電形で高不純物濃度のソ
ース領域、ドレイン領域を形成し、キャリアの通路とな
るソース〜ドレイン間のチャネルのソース領域近傍にド
レイン領域に達しない絶縁ゲート電極を設け、前記絶縁
ゲート電極下のチャネル内に主動作領域（リーチ・スル
ー状態）で鞍部点状の電位障壁を形成する様に前記半導
体基板、前記半導体領域の不純物濃度を選定し、前記チ
ャネルの諸寸法を選定することにより不飽和電流特性を
示す絶縁ゲート型静電誘導トランジスタ。 - （２）ゲート電極下のチャネル近傍に第１導電形で高不
純物濃度のチャネルストップ領域が形成された事を特徴
とする特許請求の範囲第（１）項記載の絶縁ゲート型静
電誘導トランジスタ。 - （３）ゲート電極下のチャネル幅が、それ以外のチャネ
ル幅に比べて狭幅に形成されることを特徴とする特許請
求の範囲第（１）項記載の絶縁ゲート型静電誘導トラン
ジスタ。 - （４）ゲート電極下の絶縁層が溝堀り形成されたことを
特徴とする特許請求の範囲第（１）項記載の絶縁ゲート
型静電誘導トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148710A JPS629678A (ja) | 1985-07-05 | 1985-07-05 | 絶縁ゲ−ト型静電誘導トランジスタ |
| US07/370,082 US4931850A (en) | 1985-07-05 | 1989-06-21 | Semiconductor device including a channel stop region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148710A JPS629678A (ja) | 1985-07-05 | 1985-07-05 | 絶縁ゲ−ト型静電誘導トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629678A true JPS629678A (ja) | 1987-01-17 |
Family
ID=15458864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148710A Pending JPS629678A (ja) | 1985-07-05 | 1985-07-05 | 絶縁ゲ−ト型静電誘導トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952996A (en) * | 1988-01-29 | 1990-08-28 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction and punching-through photosensitive transistor devices |
| US5065206A (en) * | 1988-01-29 | 1991-11-12 | Nikon Corporation | Photoelectric converting device with accumulating gate region |
| JPH04311594A (ja) * | 1990-12-24 | 1992-11-04 | Stork Screens Bv | 低内部応力の網目状材料の形成法及び得られた網目状材料 |
-
1985
- 1985-07-05 JP JP60148710A patent/JPS629678A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952996A (en) * | 1988-01-29 | 1990-08-28 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction and punching-through photosensitive transistor devices |
| US5065206A (en) * | 1988-01-29 | 1991-11-12 | Nikon Corporation | Photoelectric converting device with accumulating gate region |
| JPH04311594A (ja) * | 1990-12-24 | 1992-11-04 | Stork Screens Bv | 低内部応力の網目状材料の形成法及び得られた網目状材料 |
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