JPS60189052A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPS60189052A JPS60189052A JP4350084A JP4350084A JPS60189052A JP S60189052 A JPS60189052 A JP S60189052A JP 4350084 A JP4350084 A JP 4350084A JP 4350084 A JP4350084 A JP 4350084A JP S60189052 A JPS60189052 A JP S60189052A
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- JP
- Japan
- Prior art keywords
- memory
- byte
- bus
- memory access
- signal
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、メモリ・アクセス制御装置に関し、さらに詳
しくはワード単位でもバイト単位でも随時選択的にメモ
リをアクセスするメモリ・アクセス制御装置に関する。
しくはワード単位でもバイト単位でも随時選択的にメモ
リをアクセスするメモリ・アクセス制御装置に関する。
（従来技術）
１バイト分のバス幅を持つ入出力制御ポートと２バイト
分のバス幅を持つ入出力制御ポートを同を戸 一構成にして１バイトデータ転送でも２バイトデータ転
送でもどちらでも可能にした従来伎術と（７ては、例え
ば特公昭５８−４６７２７号公報に示される技術がある
。そしてその内容は、メモリとメインバスの間にバス切
シ換え装置を配置し、その装置が２バイト転送なのか、
１バイト転送の上位バイト側転送なのか、１バイト転送
の下位バイト側転送なのかによってメモリとメインバス
との接続の仕方を制御し、そのこと（（よって２バイト
転送（ワード単位のメモリアクセス）でも１バイト転送
（バイト蛍位のメモリアクセス）でモトチらでも可能に
しているといつものでちる・しかし、この場合、メモリ
モジュールを増設しようとすると、その分だけバス切り
換え装作を増設せねばならず、システム全体が大規模な
ものになってしまうという欠点があった・ （目 的） 本発明の目的は、上記の欠点を除去し、メモリモジュー
ルを増設した場合で鳴システムが犬型化しない２バイト
転送、１バイトデータ伝送のどちらを実行するメモリア
クセス制御装置を提供すること（である。
分のバス幅を持つ入出力制御ポートを同を戸 一構成にして１バイトデータ転送でも２バイトデータ転
送でもどちらでも可能にした従来伎術と（７ては、例え
ば特公昭５８−４６７２７号公報に示される技術がある
。そしてその内容は、メモリとメインバスの間にバス切
シ換え装置を配置し、その装置が２バイト転送なのか、
１バイト転送の上位バイト側転送なのか、１バイト転送
の下位バイト側転送なのかによってメモリとメインバス
との接続の仕方を制御し、そのこと（（よって２バイト
転送（ワード単位のメモリアクセス）でも１バイト転送
（バイト蛍位のメモリアクセス）でモトチらでも可能に
しているといつものでちる・しかし、この場合、メモリ
モジュールを増設しようとすると、その分だけバス切り
換え装作を増設せねばならず、システム全体が大規模な
ものになってしまうという欠点があった・ （目 的） 本発明の目的は、上記の欠点を除去し、メモリモジュー
ルを増設した場合で鳴システムが犬型化しない２バイト
転送、１バイトデータ伝送のどちらを実行するメモリア
クセス制御装置を提供すること（である。
（実施例）
本発明は、中央処理装置などより成る制御回路ｆｙＢと
メインバスの間に前記制御回路部がメモリをワード栄位
でもバイト学位でも随時選択的にアクセスするバス切り
１婆え装置を配設し構成される。
メインバスの間に前記制御回路部がメモリをワード栄位
でもバイト学位でも随時選択的にアクセスするバス切り
１婆え装置を配設し構成される。
本発明（寸、たとえば、中央処Ｊ−！Ｉ！装を滲とダイ
レクトメモリアクセス制御８１ ％ ｉｌと入出力制・
仰ポートとワード指定、バイト指定可能なメモリとがメ
インバスにつながるデータ処理装ｊ音において、前記中
央処理装置と前記ダイレクトメモリアクセス制御信号に
より選択的に機能し、該バス制御信号のうらの前記ワー
ド指定、バイト指定どちらも可能なメモリのうちの一ヒ
位バイトより成る第１のメモリ部分を指示する信号と下
位バイトより成る第２のメモリ部分を指示する信号のう
ち少なくとも一方を参照し、さらに前記制御回路部と前
記メインバスの間に配役されて前記中央処理装置及び前
記ダイレクトメモリアクセス制御Ｑ、ｊ＋の各々ブバ前
記メモリをワード単位でもバイト単位でもｌｉ、Ｈｉｆ
時選択的にアクセスするバス切り換え装イヱから構成さ
れる。
レクトメモリアクセス制御８１ ％ ｉｌと入出力制・
仰ポートとワード指定、バイト指定可能なメモリとがメ
インバスにつながるデータ処理装ｊ音において、前記中
央処理装置と前記ダイレクトメモリアクセス制御信号に
より選択的に機能し、該バス制御信号のうらの前記ワー
ド指定、バイト指定どちらも可能なメモリのうちの一ヒ
位バイトより成る第１のメモリ部分を指示する信号と下
位バイトより成る第２のメモリ部分を指示する信号のう
ち少なくとも一方を参照し、さらに前記制御回路部と前
記メインバスの間に配役されて前記中央処理装置及び前
記ダイレクトメモリアクセス制御Ｑ、ｊ＋の各々ブバ前
記メモリをワード単位でもバイト単位でもｌｉ、Ｈｉｆ
時選択的にアクセスするバス切り換え装イヱから構成さ
れる。
第１図は、本発明の一実施例の礎略を示ｒブロック図で
ある。
ある。
１ （ｒｉ １６ビツトのメイン中央処理・装置（以下
、ＣＰｖと略す。）であり、ダイレクトメモリアクセス
（以下、ＤＭＡと略す。）制御回路２（は、メインバス
２’ 、 ２２ Ｋつながるメモリ５、メモリ６（増設
されたメモリ）、８ビツト人ｍカポードア、１６ビツト
入出力ボート８相互間のＤＭＡ転送を制帆する回路であ
る１、又、バス切り撓え」、−装置４（ｄ、内部バス２
３．２４とメインバス２１，２２の接続をする制御装彦
である。又、５１，６１１寸、″ノード（２バイト）単
位で構６ｉされるメモリ！、ｉ 、 ６のうちの上位側
バイトより成るメモリで千〕）ン、５２．６２（ｒｉ下
位側バイトより＋Ｈ，Ｑるメモリである。
、ＣＰｖと略す。）であり、ダイレクトメモリアクセス
（以下、ＤＭＡと略す。）制御回路２（は、メインバス
２’ 、 ２２ Ｋつながるメモリ５、メモリ６（増設
されたメモリ）、８ビツト人ｍカポードア、１６ビツト
入出力ボート８相互間のＤＭＡ転送を制帆する回路であ
る１、又、バス切り撓え」、−装置４（ｄ、内部バス２
３．２４とメインバス２１，２２の接続をする制御装彦
である。又、５１，６１１寸、″ノード（２バイト）単
位で構６ｉされるメモリ！、ｉ 、 ６のうちの上位側
バイトより成るメモリで千〕）ン、５２．６２（ｒｉ下
位側バイトより＋Ｈ，Ｑるメモリである。
次に本発明の動作を第１図を用いて説明する。
今、８ビット入出カポ−ドアから２バイト（１ワード）
がメモリ５に転送される場合ｌてついて説明する。まず
、以下の説明で使用されることになる各信号（でついて
説明する。
がメモリ５に転送される場合ｌてついて説明する。まず
、以下の説明で使用されることになる各信号（でついて
説明する。
ｒリ ＤＲＥＱ（ＤＭＡ［送甥求１言号）入出カポ−ド
ア、又は８にひいて送出するデータのめ備ができた時に
、ポートからＤＭＡ制鴫、す１絡２に送出されろ１１号
である。
ア、又は８にひいて送出するデータのめ備ができた時に
、ポートからＤＭＡ制鴫、す１絡２に送出されろ１１号
である。
ｒの ６ Ａ ＣＫ （Ｄ Ｍ Ａ転送許町信号）ＤＲ
ＥＱに対する許可１ｕ号でらり、Ｄ Ｍ Ａ制御回路２
よりポートに送出きれる。そしてこれがボートに受け１
１ンられゐとボートはデータの送出Ｋかかる。
ＥＱに対する許可１ｕ号でらり、Ｄ Ｍ Ａ制御回路２
よりポートに送出きれる。そしてこれがボートに受け１
１ンられゐとボートはデータの送出Ｋかかる。
１つ ＤＴＡＣＫ（データ転送許可信号）ＤＭＡの転送
サイクルにおいて、メモリからＤ ）ｉｆ Ａ制御回路
２に送出される信号でありメモリーのスピー ドに応じ
て同期をとるだめの信号である。
サイクルにおいて、メモリからＤ ）ｉｆ Ａ制御回路
２に送出される信号でありメモリーのスピー ドに応じ
て同期をとるだめの信号である。
■ ＡＳ（アドレスストロ−ブ信号）
アドレスバス線Ａ１〜Ａ２３（図示せず）によって示さ
れて１ハるアドレスが確定したものであることを示す、 （Φ ＬＤＳ（ローバイトデータスト°ローブ信号）下
イ〃イ則バイトのメモリ５２．６２がアクセスされてい
ることを示す。
れて１ハるアドレスが確定したものであることを示す、 （Φ ＬＤＳ（ローバイトデータスト°ローブ信号）下
イ〃イ則バイトのメモリ５２．６２がアクセスされてい
ることを示す。
”／１）ＵＤＳ（アッパーデータストローフ゛１言号）
上位側バイトのメモリ５１．ろ１がアクセスさｉｚでい
ることを示す。
上位側バイトのメモリ５１．ろ１がアクセスさｉｚでい
ることを示す。
■ ＨＩＢＹＴＦ４上位バイト指示信号）Ｄ Ｍ Ａ制
御回路２より出力式れる何−号であり、ポートから、あ
るいはボートへのＤＭＡ転送において、メモリの上１１
′ξバイト側に相当するデータの転送を意味する信号で
ある。
御回路２より出力式れる何−号であり、ポートから、あ
るいはボートへのＤＭＡ転送において、メモリの上１１
′ξバイト側に相当するデータの転送を意味する信号で
ある。
（８） Ｒ／Ｗ（ラードライト信号）
メインバスが、リード状態とライト状態のどちらの状ｊ
ｉ、１４で使用されているのかを示す。
ｉ、１４で使用されているのかを示す。
以上の信号（は、簡略化のため第１１：’］では省略し
た。
た。
ざて、データの章（Ｎができると８ビット入出カポ−ド
アからＤＭＡ転送、要求信号ＤＲＥＱがＤＭＡ制御回路
２に入力される。するとＤ Ｍ Ａ ｆｉｆｌｌ制回路
２は、メインＣＰＵ１にメインバス獲得要求信号（図示
せず）を出力し、メインバス２１゜２２をＡ（μ得する
。その後Ｄ Ｍ Ａ制御卸回路２より、アドレスバス線
Ａ、〜Ａ２３．アッパーデータストロリードライト信号
Ｒ／Ｗ（この鳩舎、ライト状態）。
アからＤＭＡ転送、要求信号ＤＲＥＱがＤＭＡ制御回路
２に入力される。するとＤ Ｍ Ａ ｆｉｆｌｌ制回路
２は、メインＣＰＵ１にメインバス獲得要求信号（図示
せず）を出力し、メインバス２１゜２２をＡ（μ得する
。その後Ｄ Ｍ Ａ制御卸回路２より、アドレスバス線
Ａ、〜Ａ２３．アッパーデータストロリードライト信号
Ｒ／Ｗ（この鳩舎、ライト状態）。
上位バイト指示信号１−ｆＩＢＹＴＥが出力され、さら
にＤ Ｍ Ａ転送許可１イ号ＤＡＣＫが８ビット入出カ
ポ−ドアに返さｈＤＭＡＤＭＡ転回４サイクルる。
にＤ Ｍ Ａ転送許可１イ号ＤＡＣＫが８ビット入出カ
ポ−ドアに返さｈＤＭＡＤＭＡ転回４サイクルる。
この時、アッパーデータストローブ信号’Ｕ Ｄ Ｓが
アクティブになっているためメモリ５１がアクセスされ
、さらに上位バイト指示信号ｆ（ＩＢＹＴＥもアクティ
ブになっているためバス切り換え装置４が作動し内部、
バス２３．２４とメインバス２１を接続する。
アクティブになっているためメモリ５１がアクセスされ
、さらに上位バイト指示信号ｆ（ＩＢＹＴＥもアクティ
ブになっているためバス切り換え装置４が作動し内部、
バス２３．２４とメインバス２１を接続する。
又、リードライト信号Ｒ／Ｗによってメモリへの、１１
込みであることが指示されるから、８ビット入出カポ−
ドアよりのデータ＋ｄ、第１図の点線３０で示される経
路をたどって上位バイト側メモリ１Ｊ５１に格納される
。この時、メモリのスピードに応じて同期をとるために
、データ転送許可信号ＤＴＡＣＫがメモリより、ＤＭＡ
制御回路２に送出される。
込みであることが指示されるから、８ビット入出カポ−
ドアよりのデータ＋ｄ、第１図の点線３０で示される経
路をたどって上位バイト側メモリ１Ｊ５１に格納される
。この時、メモリのスピードに応じて同期をとるために
、データ転送許可信号ＤＴＡＣＫがメモリより、ＤＭＡ
制御回路２に送出される。
次の２バイトめのデータ転送も同様なシーケンスとなる
が、この場合、先に・ホベた１バイトめのデータと違っ
て下位側バイトのメモリ５２へ転送するため、アッパー
データストローブ信号ｕＤｓはアクティブ（（ならず、
そのかわりローバイトデータストローブ信号ＬＤＳがア
クティブになり、又、上位バイト指示信号ＨＩ ＢＹＴ
Ｅもアクティブｌ（ならない。したがってバス切り換え
装置４は動作しない。この場合、８ビット入出カポ−ド
アからのデータは、第１図の点線３１で示される経路を
経て下位バイト側メモＩＪ ｓ ２ Ｈｃ格納される。
が、この場合、先に・ホベた１バイトめのデータと違っ
て下位側バイトのメモリ５２へ転送するため、アッパー
データストローブ信号ｕＤｓはアクティブ（（ならず、
そのかわりローバイトデータストローブ信号ＬＤＳがア
クティブになり、又、上位バイト指示信号ＨＩ ＢＹＴ
Ｅもアクティブｌ（ならない。したがってバス切り換え
装置４は動作しない。この場合、８ビット入出カポ−ド
アからのデータは、第１図の点線３１で示される経路を
経て下位バイト側メモＩＪ ｓ ２ Ｈｃ格納される。
この時にはバス切り換え装置４は作動する必要はないの
である。
である。
以上、８ビツト入出カポ−ドアからメモリ５へ（７）デ
ータの転送を説明（−だが、この逆のメモリ５から８ビ
ット入出カポ−ドアへのデータの転送もリードライト信
号Ｒ／Ｗが変わるだけで、基本的には全く同じシーケン
スとなる。さらに１６ビツト入出力ポート８とメモリ５
との間のデータ転送についてｉｒ′ｉ、第１図より明ら
かなようにメインバス’２”’１ 、２２を同時に使い
ワード黒付で行なう。
ータの転送を説明（−だが、この逆のメモリ５から８ビ
ット入出カポ−ドアへのデータの転送もリードライト信
号Ｒ／Ｗが変わるだけで、基本的には全く同じシーケン
スとなる。さらに１６ビツト入出力ポート８とメモリ５
との間のデータ転送についてｉｒ′ｉ、第１図より明ら
かなようにメインバス’２”’１ 、２２を同時に使い
ワード黒付で行なう。
この点につ１ハては自１月のことでちる。
父、以上の？９．明はメモリ５への読み出し郵き込みに
ついてであったが、増設されＡ−メモリ６についても全
く同様なシーケンスがあては捷るのは当然のことである
。又、今ＤＩＩＩＩＡ転送を例にして本発明を説明した
か、１６ビツトメインＣＰＵ１と８ビツトスレーブＣＰ
Ｕ３よりなるデュアルプロセッサシステムにおいてもバ
ス切り換え装置４の働きによって、各々のＣＰＵが共ｉ
１１メモリ５あるいは６をアクセスするのは言う捷でも
ない、（効 果） 以上説明したように本発明は、中央処理装置とダイレク
トメモリアクセス制御装置とから成る制御回路部とメイ
ンバスの間にバス切り換え装置を配設した構成を有する
ので、メモリを増設し７だ場合でも何ら他のハードウェ
アを付加することなしにワード単位のメモリアクセスと
バイト単位のメモリアクセスを随時選択的に実現でき、
システムのコンパクト化を計ることができるという効果
卆有するものである。
ついてであったが、増設されＡ−メモリ６についても全
く同様なシーケンスがあては捷るのは当然のことである
。又、今ＤＩＩＩＩＡ転送を例にして本発明を説明した
か、１６ビツトメインＣＰＵ１と８ビツトスレーブＣＰ
Ｕ３よりなるデュアルプロセッサシステムにおいてもバ
ス切り換え装置４の働きによって、各々のＣＰＵが共ｉ
１１メモリ５あるいは６をアクセスするのは言う捷でも
ない、（効 果） 以上説明したように本発明は、中央処理装置とダイレク
トメモリアクセス制御装置とから成る制御回路部とメイ
ンバスの間にバス切り換え装置を配設した構成を有する
ので、メモリを増設し７だ場合でも何ら他のハードウェ
アを付加することなしにワード単位のメモリアクセスと
バイト単位のメモリアクセスを随時選択的に実現でき、
システムのコンパクト化を計ることができるという効果
卆有するものである。
第１図は、本発明の一実施例を示す戦略ブロック図であ
る。 １・・・・１６ビツトメインＣＰＵ ２・・・・・ＤＭＡ制御回路 ６・・・・・・８ビツトスレーブＣＰＵ４・・・・・・
バス切り換え装置 ５．６・・・・・メモリ ７・・・・・・８ビツト入出力ボート ８・・・・・・１６ビツト入出力ボート以 上 代理人 弁理士最上 務
る。 １・・・・１６ビツトメインＣＰＵ ２・・・・・ＤＭＡ制御回路 ６・・・・・・８ビツトスレーブＣＰＵ４・・・・・・
バス切り換え装置 ５．６・・・・・メモリ ７・・・・・・８ビツト入出力ボート ８・・・・・・１６ビツト入出力ボート以 上 代理人 弁理士最上 務
Claims (1)
- ・中央部８！装債とダイレクトメモリアクセス制御装置
４よシ成る制御回路部とメインバスの間に配設され、前
記制御回路部かメモリをワード単位と、バイト単位の一
方を１碩時１′へ択してアクセスするためのバス切り換
え装置を備えることを特徴とするメモリアクセス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350084A JPS60189052A (ja) | 1984-03-07 | 1984-03-07 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350084A JPS60189052A (ja) | 1984-03-07 | 1984-03-07 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189052A true JPS60189052A (ja) | 1985-09-26 |
| JPH0120781B2 JPH0120781B2 (ja) | 1989-04-18 |
Family
ID=12665432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4350084A Granted JPS60189052A (ja) | 1984-03-07 | 1984-03-07 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298449A (ja) * | 1985-09-30 | 1987-05-07 | エイ・ティ・アンド・ティ・コーポレーション | デ−タ通信システム |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
-
1984
- 1984-03-07 JP JP4350084A patent/JPS60189052A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298449A (ja) * | 1985-09-30 | 1987-05-07 | エイ・ティ・アンド・ティ・コーポレーション | デ−タ通信システム |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120781B2 (ja) | 1989-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |