JPS6298809A - 位相補償回路 - Google Patents
位相補償回路Info
- Publication number
- JPS6298809A JPS6298809A JP60238761A JP23876185A JPS6298809A JP S6298809 A JPS6298809 A JP S6298809A JP 60238761 A JP60238761 A JP 60238761A JP 23876185 A JP23876185 A JP 23876185A JP S6298809 A JPS6298809 A JP S6298809A
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- JP
- Japan
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- transistor
- capacity
- collector
- amplifier
- operational amplifier
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- Granted
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- 239000003990 capacitor Substances 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増巾器に関し、特に位相補償回路に関する
。
。
従来、演算増巾器の位相補償としては、リード補償と呼
ばれるものがあり、これはミラー容量と直列に抵抗を入
れる事により、ユニティゲイン周波数近辺で、位相奮進
め、位相余裕を得るものである。第５図は演算増幅器の
利得、位相対周波数特性を示し、１２は開放利得を、１
０はリード補償前の又、１１はリード補償後の周波数特
性全それぞれ示す。本例ではユニティゲイン周波数での
位相余裕は３５度改善されている。
ばれるものがあり、これはミラー容量と直列に抵抗を入
れる事により、ユニティゲイン周波数近辺で、位相奮進
め、位相余裕を得るものである。第５図は演算増幅器の
利得、位相対周波数特性を示し、１２は開放利得を、１
０はリード補償前の又、１１はリード補償後の周波数特
性全それぞれ示す。本例ではユニティゲイン周波数での
位相余裕は３５度改善されている。
は、ユニティゲイン周波数よりかなり高い周波数、例え
ば１０〜２０ ＭＨｚにおいて発振したり、又、異常ピ
ーキングが起きたりする欠点があり、通信回線にこの演
算増幅器を用いた場会においては。
ば１０〜２０ ＭＨｚにおいて発振したり、又、異常ピ
ーキングが起きたりする欠点があり、通信回線にこの演
算増幅器を用いた場会においては。
音声帯域内雑音又は、帯域外雑音の規格からも問題であ
る。
る。
本発明の位相補償回路は、演算増巾器内のローカルな閉
ループにミラー補償容量を付加し、ユニティゲインより
高い周波数での発振や異常ピーキング金防ぐものである
〇 本発明によれば％第１のトランジスタのベース全入力端
子とし、エミッタ接地の第２のトランジスタのコレクタ
を出力端子とし、第１のトランジスタのエミッタが第２
のトランジスタのベースに接続され、第１のトランジス
タのベースと第２のトランジスタのコレクタ間に抵抗と
第１のコンデンサが直列接続され、且つ第２のトランジ
スタのベースとコレクタ間に第２のコンデンサが接続さ
れた事を特徴とする位相補償回路が得られる。
ループにミラー補償容量を付加し、ユニティゲインより
高い周波数での発振や異常ピーキング金防ぐものである
〇 本発明によれば％第１のトランジスタのベース全入力端
子とし、エミッタ接地の第２のトランジスタのコレクタ
を出力端子とし、第１のトランジスタのエミッタが第２
のトランジスタのベースに接続され、第１のトランジス
タのベースと第２のトランジスタのコレクタ間に抵抗と
第１のコンデンサが直列接続され、且つ第２のトランジ
スタのベースとコレクタ間に第２のコンデンサが接続さ
れた事を特徴とする位相補償回路が得られる。
次に、本発明について９面を参照して説明する。
第１図は本発明の一実施例である。反転入力端子１、正
転入力端子２．正電源端子３％負を源端子４、出力端子
５を有し、入力ＰＮＰトランジスタＱ＋ 、Ｑ２及びア
クティブロードＮＰＮトランジスタＱ３．Ｑ４で１段目
の増巾器′！！−溝成し、ＮＰＮトランジスタＱｇ、Ｑ
ａは２段目の増巾器全構成する０ＮＰＮ ｌ−ランジス
タＱｓ−Ｑｏ は出力段のＮＰＮトランジスタＱ７及び
ＰＮＰ トランジスタＱ１゜をＡＢ級に保つためのもの
であり％ Ｉ、 、 １．は定電流源ｓＲ２は、トラン
ジスタＱ、のバイアス電流を決足する抵抗である。リー
ド位相補償としテ、トランジスタＱ、のコレクタとトラ
ンジスタＱ、のベース間にミラー容量ＣＩと直列に抵抗
Ｒｔが挿入されている。さらに、トランジスタＱ６のベ
ース・コレクタ間に容ｆｔ Ｃｇが付加されている。
転入力端子２．正電源端子３％負を源端子４、出力端子
５を有し、入力ＰＮＰトランジスタＱ＋ 、Ｑ２及びア
クティブロードＮＰＮトランジスタＱ３．Ｑ４で１段目
の増巾器′！！−溝成し、ＮＰＮトランジスタＱｇ、Ｑ
ａは２段目の増巾器全構成する０ＮＰＮ ｌ−ランジス
タＱｓ−Ｑｏ は出力段のＮＰＮトランジスタＱ７及び
ＰＮＰ トランジスタＱ１゜をＡＢ級に保つためのもの
であり％ Ｉ、 、 １．は定電流源ｓＲ２は、トラン
ジスタＱ、のバイアス電流を決足する抵抗である。リー
ド位相補償としテ、トランジスタＱ、のコレクタとトラ
ンジスタＱ、のベース間にミラー容量ＣＩと直列に抵抗
Ｒｔが挿入されている。さらに、トランジスタＱ６のベ
ース・コレクタ間に容ｆｔ Ｃｇが付加されている。
先づ、高周波における発振のメカニズムを第２図により
説明する。同図は、第１図の２段目増巾器のトランジス
タＱ６のコレクタから、ミラー容量Ｃ＋、抵抗Ｒ＋’を
通ってトランジスタＱ５のベースかラトランジスタＱ、
のベース、コレクタへもどるローカルな閉ループ上、ト
ランジスタＱ６のコレクタで切った等価回路である。６
は同ループの入力端子、７は出力端子、 ＲＩＮ ｒ
ＣｘＮは、第１図の抵抗Ｒ，からトランジスタＱ！のベ
ース方向を見念入力インピーダンスであジ、ＣＤ、はト
ランジスタＱ６の入力容ｉｓ ｒｏｒ Ｃｏはトランジ
スタＱ、のコレクメ点での出力インピーダンステアル。
説明する。同図は、第１図の２段目増巾器のトランジス
タＱ６のコレクタから、ミラー容量Ｃ＋、抵抗Ｒ＋’を
通ってトランジスタＱ５のベースかラトランジスタＱ、
のベース、コレクタへもどるローカルな閉ループ上、ト
ランジスタＱ６のコレクタで切った等価回路である。６
は同ループの入力端子、７は出力端子、 ＲＩＮ ｒ
ＣｘＮは、第１図の抵抗Ｒ，からトランジスタＱ！のベ
ース方向を見念入力インピーダンスであジ、ＣＤ、はト
ランジスタＱ６の入力容ｉｓ ｒｏｒ Ｃｏはトランジ
スタＱ、のコレクメ点での出力インピーダンステアル。
端子６から端子７への伝達関係Ｉ−Ｌｙ、は次式で表わ
される。
される。
・・・・・・（１）
ここでｒｅ、 ｉｊＨトランジスタＱ５の出力インピー
ダンスである。
ダンスである。
一例としてＴｏ ＝ １５０にΩ、Ｃｏ＝ ５ｐＦ 、
ＲＩＮ ＝ ＩＭＱＣｘＮ＝ ５１１Ｆ’、 ＣＦ＝
２０ＰＦ、 Ｒｔ ＝ ３ ＫΩ、 ｒｅ６ ”
２抱ＬＣｎ、 ” ４．４ ｐＦ では谷極点はとな
り、１０ＫＨ３以上の周波数では（１）式は、と表わさ
れる。ここで、ＡＯは２段目低周波利得で約５０ ｄＢ
である。（２）式は、３ポール特性であり極点ｆｐ、と
ｆｌ、との間で発振する。これに比し本発明をモテル化
すると第３図のように表わされる。
ＲＩＮ ＝ ＩＭＱＣｘＮ＝ ５１１Ｆ’、 ＣＦ＝
２０ＰＦ、 Ｒｔ ＝ ３ ＫΩ、 ｒｅ６ ”
２抱ＬＣｎ、 ” ４．４ ｐＦ では谷極点はとな
り、１０ＫＨ３以上の周波数では（１）式は、と表わさ
れる。ここで、ＡＯは２段目低周波利得で約５０ ｄＢ
である。（２）式は、３ポール特性であり極点ｆｐ、と
ｆｌ、との間で発振する。これに比し本発明をモテル化
すると第３図のように表わされる。
ここでＡ＋ｉ’ｊ）ランジスタＱ、のエミッタ７オロワ
ー％ Ａ２はトランジスタＱ６のエミッタ接地増巾器を
表わす。容量Ｃｇによるミラー効果により。
ー％ Ａ２はトランジスタＱ６のエミッタ接地増巾器を
表わす。容量Ｃｇによるミラー効果により。
端子６から端子７への伝達関数Ｈ６７′は次のようにな
る。
る。
（３）式は２ポール特性であり、ｆｐｇｋ充分低くする
よう容量Ｃｇの値を選べば、ユニティ−ゲイン周波数で
十分な位相余裕が得られ、前述のローカルルーズにおけ
る発振を回避できる。容ｊｔｃｇの値としてば５ｐＦ程
度で十分である。 第４図は第３１２の等価回路のルー
プ利得φ周波数特性金示すグラフである。１２はＣｇが
無い従来のループ利得・周波数特性であり Ｉ ０．６
Ｍ −１８，１ＭＨｚの間で発振する事がわかる。同図
１３は５本発明の容量Ｃを付加した時のループ利得・周
波数特性でユニライゲイン周波数１０ＭＨｚで位相余裕
が十分得ら漬る事がわかる。容量Ｃｇの一端はミラー容
量の一端と共通なので同−絶Ｍ＆領域を使用して形成す
Ｚことができ、それほどのチップ面積の増大を招力ない
。
よう容量Ｃｇの値を選べば、ユニティ−ゲイン周波数で
十分な位相余裕が得られ、前述のローカルルーズにおけ
る発振を回避できる。容ｊｔｃｇの値としてば５ｐＦ程
度で十分である。 第４図は第３１２の等価回路のルー
プ利得φ周波数特性金示すグラフである。１２はＣｇが
無い従来のループ利得・周波数特性であり Ｉ ０．６
Ｍ −１８，１ＭＨｚの間で発振する事がわかる。同図
１３は５本発明の容量Ｃを付加した時のループ利得・周
波数特性でユニライゲイン周波数１０ＭＨｚで位相余裕
が十分得ら漬る事がわかる。容量Ｃｇの一端はミラー容
量の一端と共通なので同−絶Ｍ＆領域を使用して形成す
Ｚことができ、それほどのチップ面積の増大を招力ない
。
以上説明したように本発明は、演算増巾器内のローカル
な閉ループ内にもう１つのミラー容量を付カロする事に
より、ローカルルーズの周波数待合全安定化し、演算増
巾器の高周波での発振、ピーキングといっ／こ従来の問
題点全解決した。これ（でより演算増巾器全体のユニテ
ィゲイン周ｕ！ｌ叙近込でリード補償が可能となシ、演
算増巾器を帰還増巾器として使用する際、帰還インピー
ダンスが高］ くても十分な位相余裕がとれる効果が
ある。
な閉ループ内にもう１つのミラー容量を付カロする事に
より、ローカルルーズの周波数待合全安定化し、演算増
巾器の高周波での発振、ピーキングといっ／こ従来の問
題点全解決した。これ（でより演算増巾器全体のユニテ
ィゲイン周ｕ！ｌ叙近込でリード補償が可能となシ、演
算増巾器を帰還増巾器として使用する際、帰還インピー
ダンスが高］ くても十分な位相余裕がとれる効果が
ある。
第１図は本発明の一実施例の位相補償を有するｇ 演
算増巾器、第２図は第１図の演算増巾器内の発振源とな
る部分回路図、第３図は、本発明の一実ｔ 施例の位
相補償回路をモデル化した回路図、第４− 図は１部
分回路のループ利得対周波数特性を示すグラフ、第５図
は、演算増巾器全体の開放利得、・ 位相対周波数特
性を示すグラフである。 代理人 弁理士 内 原 皿 ａ（ 磐ｌ 凹 （、 第２ 区
算増巾器、第２図は第１図の演算増巾器内の発振源とな
る部分回路図、第３図は、本発明の一実ｔ 施例の位
相補償回路をモデル化した回路図、第４− 図は１部
分回路のループ利得対周波数特性を示すグラフ、第５図
は、演算増巾器全体の開放利得、・ 位相対周波数特
性を示すグラフである。 代理人 弁理士 内 原 皿 ａ（ 磐ｌ 凹 （、 第２ 区
Claims (1)
- 第１のトランジスタのベースを入力端子とし、エミッタ
接地の第２のトランジスタのコレクタを出力端子とし、
第１のトランジスタのエミッタが第２のトランジスタの
ベースに接続され、第１のトランジスタのベースと第２
のトランジスタのコレクタ間に抵抗と第１のコンデンサ
が直列接続され、且つ第２のトランジスタのベースとコ
レクタ間に第２のコンデンサが接続された事を特徴とす
る位相補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238761A JPH0767052B2 (ja) | 1985-10-24 | 1985-10-24 | 位相補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238761A JPH0767052B2 (ja) | 1985-10-24 | 1985-10-24 | 位相補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298809A true JPS6298809A (ja) | 1987-05-08 |
| JPH0767052B2 JPH0767052B2 (ja) | 1995-07-19 |
Family
ID=17034870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238761A Expired - Lifetime JPH0767052B2 (ja) | 1985-10-24 | 1985-10-24 | 位相補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767052B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229508A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 帰還増幅回路装置 |
| JP2006319558A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 演算増幅器 |
| JP2007129720A (ja) * | 2005-11-02 | 2007-05-24 | Marvell World Trade Ltd | 補償付き増幅器 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4431053Y1 (ja) * | 1967-04-14 | 1969-12-22 | ||
| JPS5193581A (en) * | 1975-02-13 | 1976-08-17 | Shintaishogaishano kinokaifukukunrenyopuuru | |
| JPS548444A (en) * | 1977-06-21 | 1979-01-22 | Fuji Electric Co Ltd | Oscillation preventing circuit for darlingtonconnection transistor |
| JPS5522112U (ja) * | 1978-07-28 | 1980-02-13 | ||
| JPS5921205A (ja) * | 1982-07-27 | 1984-02-03 | 日立電線株式会社 | 電線管への平型ケ−ブル引込方法 |
| JPS59181808A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 増幅器 |
| JPS6122346U (ja) * | 1984-07-13 | 1986-02-08 | 東京測範株式会社 | ワ−ク位置決め装置 |
-
1985
- 1985-10-24 JP JP60238761A patent/JPH0767052B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4431053Y1 (ja) * | 1967-04-14 | 1969-12-22 | ||
| JPS5193581A (en) * | 1975-02-13 | 1976-08-17 | Shintaishogaishano kinokaifukukunrenyopuuru | |
| JPS548444A (en) * | 1977-06-21 | 1979-01-22 | Fuji Electric Co Ltd | Oscillation preventing circuit for darlingtonconnection transistor |
| JPS5522112U (ja) * | 1978-07-28 | 1980-02-13 | ||
| JPS5921205A (ja) * | 1982-07-27 | 1984-02-03 | 日立電線株式会社 | 電線管への平型ケ−ブル引込方法 |
| JPS59181808A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 増幅器 |
| JPS6122346U (ja) * | 1984-07-13 | 1986-02-08 | 東京測範株式会社 | ワ−ク位置決め装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229508A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 帰還増幅回路装置 |
| JP2006319558A (ja) * | 2005-05-11 | 2006-11-24 | Asahi Kasei Microsystems Kk | 演算増幅器 |
| JP2007129720A (ja) * | 2005-11-02 | 2007-05-24 | Marvell World Trade Ltd | 補償付き増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0767052B2 (ja) | 1995-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |