JPH0767052B2 - 位相補償回路 - Google Patents
位相補償回路Info
- Publication number
- JPH0767052B2 JPH0767052B2 JP60238761A JP23876185A JPH0767052B2 JP H0767052 B2 JPH0767052 B2 JP H0767052B2 JP 60238761 A JP60238761 A JP 60238761A JP 23876185 A JP23876185 A JP 23876185A JP H0767052 B2 JPH0767052 B2 JP H0767052B2
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- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- phase compensation
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算増巾器に関し、特に位相補償回路に関す
る。
る。
従来、演算増巾器の位相補償としては、リード補償と呼
ばれるものがあり、これはミラー容量と直列に抵抗を入
れる事により、ユニティゲイン周波数近辺で、位相を進
め、位相余裕を得るものである。第５図は演算増幅器の
利得、位相対周波数特性を示し、12は開放利得を、10は
リード補償前の又、11はリード補償後の位相対周波数特
性をそれぞれ示す。本例ではユニティゲイン周波数での
位相余裕は35度改善されている。
ばれるものがあり、これはミラー容量と直列に抵抗を入
れる事により、ユニティゲイン周波数近辺で、位相を進
め、位相余裕を得るものである。第５図は演算増幅器の
利得、位相対周波数特性を示し、12は開放利得を、10は
リード補償前の又、11はリード補償後の位相対周波数特
性をそれぞれ示す。本例ではユニティゲイン周波数での
位相余裕は35度改善されている。
上述した従来のリード補償を用いた演算増幅器では、ユ
ニティゲイン周波数よりかなり高い周波数、例えば10〜
20MHzにおいて発振したり、又、異常ピーキングが起き
たりする欠点があり、通信回線にこの演算増幅器を用い
た場合においては、音声帯域内雑音又は、帯域外残音の
規格からも問題である。
ニティゲイン周波数よりかなり高い周波数、例えば10〜
20MHzにおいて発振したり、又、異常ピーキングが起き
たりする欠点があり、通信回線にこの演算増幅器を用い
た場合においては、音声帯域内雑音又は、帯域外残音の
規格からも問題である。
〔問題点を解決するための手段〕 本発明の位相補償回路は、演算演巾器内のローカルな閉
ループにミラー補償容量を付加し、ユニティゲインより
高い周波数での発振や異常ピーキングを防ぐものであ
る。
ループにミラー補償容量を付加し、ユニティゲインより
高い周波数での発振や異常ピーキングを防ぐものであ
る。
本発明によれば、第１のトランジスタのベースを入力端
子とし、エミッタ接地の第２のトランジスタのコレクタ
を出力端子とし、第１のトランジスタのエミッタが第２
のトランジスタのベースに接続され、第１のトランジス
タのベースと第２のトランジスタのコレクタ間に抵抗と
第１のコンデンサが直列接続され、且つ第２のトランジ
スタのベースとコレクタ間に第２のコンデンサが接続さ
れた事を特徴とする位相補償回路が得られる。
子とし、エミッタ接地の第２のトランジスタのコレクタ
を出力端子とし、第１のトランジスタのエミッタが第２
のトランジスタのベースに接続され、第１のトランジス
タのベースと第２のトランジスタのコレクタ間に抵抗と
第１のコンデンサが直列接続され、且つ第２のトランジ
スタのベースとコレクタ間に第２のコンデンサが接続さ
れた事を特徴とする位相補償回路が得られる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。反転入力端子１、正
転入力端子２、正電源端子３、負電源端子４、出力端子
５を有し、入力PNPトランジスタQ1,Q2及びアクティブロ
ードNPNトランジスタQ3,Q4で１段目の増巾器を構成し、
NPNトランジスタQ5,Q6は２段目の増巾器を構成する。NP
NトランジスタQ8,Q9は出力段のNPNトランジスタQ7及びP
NPトランジスタQ10をAB級に保つためのものであり、I1,
I2は定電流源、R2は、トランジスタQ5のバイアス電流を
決定する抵抗である。リード位相補償として、トランジ
スタQ6のコレクタとトランジスタQ5のベース間にミラー
容量C1と直列に抵抗R1が挿入されている。さらに、トラ
ンジスタQ6のベース・コレクタ間に容量Cgが付加されて
いる。
転入力端子２、正電源端子３、負電源端子４、出力端子
５を有し、入力PNPトランジスタQ1,Q2及びアクティブロ
ードNPNトランジスタQ3,Q4で１段目の増巾器を構成し、
NPNトランジスタQ5,Q6は２段目の増巾器を構成する。NP
NトランジスタQ8,Q9は出力段のNPNトランジスタQ7及びP
NPトランジスタQ10をAB級に保つためのものであり、I1,
I2は定電流源、R2は、トランジスタQ5のバイアス電流を
決定する抵抗である。リード位相補償として、トランジ
スタQ6のコレクタとトランジスタQ5のベース間にミラー
容量C1と直列に抵抗R1が挿入されている。さらに、トラ
ンジスタQ6のベース・コレクタ間に容量Cgが付加されて
いる。
先づ、高周波における発振のメカニズムを第２図により
説明する。同図は、第１図の２段目増巾器のトランジス
タQ6のコレクタから、ミラー容量C1,抵抗R1を通ってト
ランジスタQ5のベースからトランジスタQ6のベース、コ
レクタへもどるローカルな閉ループを、トランジスタQ6
のコレクタで切った等価回路である。６は同ループの入
力端子、７は出力端子、RIN,CINは、第１図の抵抗R1か
らトランジスタQ5のベース方向を見た入力インピーダン
スであり、CD6はトランジスタQ6の入力容量、γo,Coは
トランジスタQ6のコレクタ点での出力インピーダンスで
ある。端子６から端子７への伝達関係H67は次式で表わ
される。
説明する。同図は、第１図の２段目増巾器のトランジス
タQ6のコレクタから、ミラー容量C1,抵抗R1を通ってト
ランジスタQ5のベースからトランジスタQ6のベース、コ
レクタへもどるローカルな閉ループを、トランジスタQ6
のコレクタで切った等価回路である。６は同ループの入
力端子、７は出力端子、RIN,CINは、第１図の抵抗R1か
らトランジスタQ5のベース方向を見た入力インピーダン
スであり、CD6はトランジスタQ6の入力容量、γo,Coは
トランジスタQ6のコレクタ点での出力インピーダンスで
ある。端子６から端子７への伝達関係H67は次式で表わ
される。
ここでγe5はトランジスタQ5の出力インピーダンスであ
る。
る。
一例としてγｏ＝150KΩ、Co＝5pF、RIN＝1MΩ、CIN＝5
pF、C1＝50PF、R1＝3KΩ、γe5＝2KΩ、CD6＝4.4pFでは
各極点は となり、10KHz以上の周波数では（１）式は、 と表わされる。ここで、Aoは２段目低周波利得で約50dB
である。（２）式は、３ポール特性であり極点fp3とfp2
との間で発振する。これに比し本発明をモデル化すると
第３図のように表わされる。ここでA1はトランジスタQ5
のエミッタフォロワー、A2はトランジスタQ6のエミッタ
接地増巾器を表わす。容量Cgによるミラー効果により、
端子６から端子７への伝達関数H67′は次のようにな
る。
pF、C1＝50PF、R1＝3KΩ、γe5＝2KΩ、CD6＝4.4pFでは
各極点は となり、10KHz以上の周波数では（１）式は、 と表わされる。ここで、Aoは２段目低周波利得で約50dB
である。（２）式は、３ポール特性であり極点fp3とfp2
との間で発振する。これに比し本発明をモデル化すると
第３図のように表わされる。ここでA1はトランジスタQ5
のエミッタフォロワー、A2はトランジスタQ6のエミッタ
接地増巾器を表わす。容量Cgによるミラー効果により、
端子６から端子７への伝達関数H67′は次のようにな
る。
（３）式は２ポール特性であり、fpgを充分低くするよ
う容量Cgの値を選べば、ユニティーゲイン周波数で十分
な位相余裕が得られ、前述のローカルループにおける発
振を回避できる。容量Cgの値としては5pF程度で十分で
ある。第４図は第３図の等価回路のループ利得・周波数
特性を示すグラフである。12はCgが無いループ利得・周
波数特性であり10.6M〜18.1MHzの間で発振する事がわか
る。同図13は、本発明の容量Cgを付加した時のループ利
得・周波数特性でユニティゲイン周波数10MHzで位相余
裕が十分得られる事がわかる。容量Cgの一端はミラー容
量の一端と共通なので同一絶縁領域を使用して形成する
ことができ、それほどのチップ面積の増大を招かない。
う容量Cgの値を選べば、ユニティーゲイン周波数で十分
な位相余裕が得られ、前述のローカルループにおける発
振を回避できる。容量Cgの値としては5pF程度で十分で
ある。第４図は第３図の等価回路のループ利得・周波数
特性を示すグラフである。12はCgが無いループ利得・周
波数特性であり10.6M〜18.1MHzの間で発振する事がわか
る。同図13は、本発明の容量Cgを付加した時のループ利
得・周波数特性でユニティゲイン周波数10MHzで位相余
裕が十分得られる事がわかる。容量Cgの一端はミラー容
量の一端と共通なので同一絶縁領域を使用して形成する
ことができ、それほどのチップ面積の増大を招かない。
〔発明の効果〕 以上説明したように本発明は、演算増巾器内のローカル
な閉ループ内にもう１つのミラー容量を付加する事によ
り、ローカルループの周波数特性を安定化し、演算増巾
器の高周波での発振、ピーキングといった従来の問題点
を解決した。これにより演算増巾器全体のユニティゲイ
ン周波数近辺でリード補償が可能となり、演算増巾器を
帰還増巾器として使用する際、帰還インピーダンスが高
くても十分な位相余裕がとれる効果がある。
な閉ループ内にもう１つのミラー容量を付加する事によ
り、ローカルループの周波数特性を安定化し、演算増巾
器の高周波での発振、ピーキングといった従来の問題点
を解決した。これにより演算増巾器全体のユニティゲイ
ン周波数近辺でリード補償が可能となり、演算増巾器を
帰還増巾器として使用する際、帰還インピーダンスが高
くても十分な位相余裕がとれる効果がある。
第１図は本発明の一実施例の位相補償を有する演算増巾
器、第２図は第１図の演算増巾器内の発振源となる部分
回路図、第３図は、本発明の一実施例の位相補償回路を
モデル化した回路図、第４図は、部分回路のループ利得
対周波数特性を示すグラフ、第５図は、演算増巾器全体
の開放利得、位相対周波数特性を示すグラフである。
器、第２図は第１図の演算増巾器内の発振源となる部分
回路図、第３図は、本発明の一実施例の位相補償回路を
モデル化した回路図、第４図は、部分回路のループ利得
対周波数特性を示すグラフ、第５図は、演算増巾器全体
の開放利得、位相対周波数特性を示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−93581（ＪＰ，Ａ) 特開 昭54−8444（ＪＰ，Ａ) 特開 昭59−181808（ＪＰ，Ａ) 実開 昭55−22112（ＪＰ，Ｕ) 実開 昭56−19913（ＪＰ，Ｕ) 実公 昭44−31053（ＪＰ，Ｙ１) 特公 昭59−21205（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】第１のトランジスタのベースを入力端子と
し、エミッタ接地の第２のトランジスタのコレクタを出
力端子とし、第１のトランジスタのエミッタが第２のト
ランジスタのベースに接続され、第１のトランジスタの
ベースと第２のトランジスタのコレクタ間に抵抗と第１
のコンデンサが直列接続され、且つ第２のトランジスタ
のベースとコレクタ間に第２のコンデンサが接続された
事を特徴とする位相補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238761A JPH0767052B2 (ja) | 1985-10-24 | 1985-10-24 | 位相補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238761A JPH0767052B2 (ja) | 1985-10-24 | 1985-10-24 | 位相補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298809A JPS6298809A (ja) | 1987-05-08 |
| JPH0767052B2 true JPH0767052B2 (ja) | 1995-07-19 |
Family
ID=17034870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238761A Expired - Lifetime JPH0767052B2 (ja) | 1985-10-24 | 1985-10-24 | 位相補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767052B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229508A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 帰還増幅回路装置 |
| JP4559908B2 (ja) * | 2005-05-11 | 2010-10-13 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| US7459972B2 (en) * | 2005-11-02 | 2008-12-02 | Marvell World Trade Ltd. | Amplifiers with compensation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4431053Y1 (ja) * | 1967-04-14 | 1969-12-22 | ||
| JPS5193581A (en) * | 1975-02-13 | 1976-08-17 | Shintaishogaishano kinokaifukukunrenyopuuru | |
| JPS548444A (en) * | 1977-06-21 | 1979-01-22 | Fuji Electric Co Ltd | Oscillation preventing circuit for darlingtonconnection transistor |
| JPS5522112U (ja) * | 1978-07-28 | 1980-02-13 | ||
| JPS5921205A (ja) * | 1982-07-27 | 1984-02-03 | 日立電線株式会社 | 電線管への平型ケ−ブル引込方法 |
| JPS59181808A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 増幅器 |
| JPS6122346U (ja) * | 1984-07-13 | 1986-02-08 | 東京測範株式会社 | ワ−ク位置決め装置 |
-
1985
- 1985-10-24 JP JP60238761A patent/JPH0767052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298809A (ja) | 1987-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |