JPS645370Y2 - - Google Patents
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- Publication number
- JPS645370Y2 JPS645370Y2 JP1983081261U JP8126183U JPS645370Y2 JP S645370 Y2 JPS645370 Y2 JP S645370Y2 JP 1983081261 U JP1983081261 U JP 1983081261U JP 8126183 U JP8126183 U JP 8126183U JP S645370 Y2 JPS645370 Y2 JP S645370Y2
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- JP
- Japan
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- transistor
- resistor
- impedance
- signal
- matching
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、信号の出力回路に係わり、特に広
帯域にわたつて一定の出力インピーダンスを持つ
出力回路に関するものである。
帯域にわたつて一定の出力インピーダンスを持つ
出力回路に関するものである。
TVチユーナーから出力されるIF信号は広い帯
域の周波数成分を持つため、これを所定の位置ま
で伝送する時は一般に低いインピーダンス特性を
もつケーブル等によつて伝送される。
域の周波数成分を持つため、これを所定の位置ま
で伝送する時は一般に低いインピーダンス特性を
もつケーブル等によつて伝送される。
第１図はかゝるIF信号の出力段を示したもの
で、Ｑはインピーダンス変換用のトランジスタ、
Reはバイアス抵抗、Rnは前記トランジスタＱの
出力インピーダンスと、負荷となる同軸ケーブル
のインピーダンスRLのマツチングをとる抵抗、
Ｃは直流分をカツトするコンデンサである。
で、Ｑはインピーダンス変換用のトランジスタ、
Reはバイアス抵抗、Rnは前記トランジスタＱの
出力インピーダンスと、負荷となる同軸ケーブル
のインピーダンスRLのマツチングをとる抵抗、
Ｃは直流分をカツトするコンデンサである。
トランジスタＱの出力インピーダンスZoutは
バイアス抵抗Re及び入力側のインピーダンスZin
によつて決定され、例えば入力インピーダンス
Zinが小さい場合、出力インピーダンスZout
（30Ω）よりケーブルの特性インピーダンスRL
（75Ω）が大きくなるので、前記マツチング用の
抵抗Rnを省略することはできない。
バイアス抵抗Re及び入力側のインピーダンスZin
によつて決定され、例えば入力インピーダンス
Zinが小さい場合、出力インピーダンスZout
（30Ω）よりケーブルの特性インピーダンスRL
（75Ω）が大きくなるので、前記マツチング用の
抵抗Rnを省略することはできない。
すると、ケーブル負荷に供給される信号電圧
E′0はトランジスタＱの出力電圧E0に比較して E′0＝RL／Rn＋RL−E0 となり、トランジスタＱはケーブル負荷に供給す
る信号電圧E′0の（１＋Rn／RL）倍の振幅を持つた 信号を出力する必要がある。
E′0はトランジスタＱの出力電圧E0に比較して E′0＝RL／Rn＋RL−E0 となり、トランジスタＱはケーブル負荷に供給す
る信号電圧E′0の（１＋Rn／RL）倍の振幅を持つた 信号を出力する必要がある。
しかしながら、トランジスタＱの作動電圧源を
高くして出力信号の振幅を増大させることは省電
力の点からは好ましくないという問題がある。
高くして出力信号の振幅を増大させることは省電
力の点からは好ましくないという問題がある。
この考案は、かゝる実状にかんがみてなされた
もので、マツチング抵抗を使用した時でも、信号
成分は何んら減衰をうけることなく負荷に供給さ
れるようにし、低い電源電圧でも所望の振幅特性
が得られる一定のインピーダンス回路を提供する
ものである。
もので、マツチング抵抗を使用した時でも、信号
成分は何んら減衰をうけることなく負荷に供給さ
れるようにし、低い電源電圧でも所望の振幅特性
が得られる一定のインピーダンス回路を提供する
ものである。
この考案は、上記の目的を達成するために出力
段を形成する第１のトランジスタに対して第２の
トランジスタをカスケード接続し、該第２のトラ
ンジスタに接続されているマツチング抵抗によつ
て負荷と出力段のインピーダンスマツチングを行
うと同時に、所定の出力信号が得られるように各
抵抗の値を設定したものである。
段を形成する第１のトランジスタに対して第２の
トランジスタをカスケード接続し、該第２のトラ
ンジスタに接続されているマツチング抵抗によつ
て負荷と出力段のインピーダンスマツチングを行
うと同時に、所定の出力信号が得られるように各
抵抗の値を設定したものである。
第２図はこの考案の一定インピーダンス回路の
一実施例を示したもので、Q1は信号反転用のト
ランジスタ、Q2，Q3は出力段を形成する一対の
トランジスタ、Rnはマツチング用の抵抗、Reは
バイアス抵抗である。
一実施例を示したもので、Q1は信号反転用のト
ランジスタ、Q2，Q3は出力段を形成する一対の
トランジスタ、Rnはマツチング用の抵抗、Reは
バイアス抵抗である。
なお、Ｃは直流分カツト用のコンデンサ、RL
は負荷抵抗を示す。
は負荷抵抗を示す。
以下、この回路の動作を説明する。
トランジスタQ3のエミツタ電流をie3・トラン
ジスタQ2のコレクタ電流をic2・負荷抵抗RLに流
れる電流をi0とすると、 ie3＝ic2＋i0 ……(1) ここで、トランジスタQ2の電流増幅率が充分
大きいとすると、ic2ie2であり、トランジスタ
Q2が利得１のエミツタホロワで動作するものと
すると、 ie2＝ei／Re ……(2) （ただし、eiは入力信号）になる。
ジスタQ2のコレクタ電流をic2・負荷抵抗RLに流
れる電流をi0とすると、 ie3＝ic2＋i0 ……(1) ここで、トランジスタQ2の電流増幅率が充分
大きいとすると、ic2ie2であり、トランジスタ
Q2が利得１のエミツタホロワで動作するものと
すると、 ie2＝ei／Re ……(2) （ただし、eiは入力信号）になる。
したがつて、第(1)式は、
ie3＝ei／Re＋e0／RL ……(3)
（ただし、e0は出力信号）となる。
ところで、トランジスタQ1のコレクタ信号を
e1とすると、 e1＝Rn・ie3＋e0 ……(4) となり、トランジスタQ1の電圧利得をＧとする
と、 e1＝−ei・Ｇ ……(5) したがつて、第(4)式から e0＝−Rn・ie3−ei・Ｇ ……(6) よつて、第(6)式を第(3)式に代入すると、 ie3＝ei／Re−（Rn・ie3＋ei・Ｇ／RL） ……(7) （１＋Rn／RL）ie3＝（１／Re−Ｇ／RL）ei……(8) こゝで、Re＝RL／Ｇ、すなわち、負荷抵抗値RLと バイアス抵抗値Reの比をe1とeiの比を示すＧに比
例させると、ie3＝０となる。
e1とすると、 e1＝Rn・ie3＋e0 ……(4) となり、トランジスタQ1の電圧利得をＧとする
と、 e1＝−ei・Ｇ ……(5) したがつて、第(4)式から e0＝−Rn・ie3−ei・Ｇ ……(6) よつて、第(6)式を第(3)式に代入すると、 ie3＝ei／Re−（Rn・ie3＋ei・Ｇ／RL） ……(7) （１＋Rn／RL）ie3＝（１／Re−Ｇ／RL）ei……(8) こゝで、Re＝RL／Ｇ、すなわち、負荷抵抗値RLと バイアス抵抗値Reの比をe1とeiの比を示すＧに比
例させると、ie3＝０となる。
したがつて、上述したように回路定数を定める
と、マツチング用の抵抗Rnには直流の電圧降下
のみ発生し、信号成分は全て負荷抵抗RLに供給
されることになる。
と、マツチング用の抵抗Rnには直流の電圧降下
のみ発生し、信号成分は全て負荷抵抗RLに供給
されることになる。
すなわち、抵抗Rnの挿入により出力段と、負
荷抵抗RLのインピーダンスマツチングをとり、
かつ出力信号成分に損失を与えない回路が構成で
き、一定インピーダンス回路としてきわせて優れ
た出力段となる。
荷抵抗RLのインピーダンスマツチングをとり、
かつ出力信号成分に損失を与えない回路が構成で
き、一定インピーダンス回路としてきわせて優れ
た出力段となる。
以上（NPN）形のトランジスタQ1，Q2，Q3に
ついて説明したが、第３図に示すように（PNP）
形のトランジスタQ′1，Q′2，Q′3を使用してもよ
いことはいうまでもない。
ついて説明したが、第３図に示すように（PNP）
形のトランジスタQ′1，Q′2，Q′3を使用してもよ
いことはいうまでもない。
又、第２図においてトランジスタQ1は位相反
転として使用されていることになるので、トラン
ジスタQ3の入力を点線で示すようにトランジス
タQ1のエミツタに接続してもよい。
転として使用されていることになるので、トラン
ジスタQ3の入力を点線で示すようにトランジス
タQ1のエミツタに接続してもよい。
さらに、第４図に示すようにトランジスタQ1
を差動形の増幅器Ａで構成し、トランジスタQ2
の入力に非反転入力信号ei、トランジスタQ3の入
力に反転した入力信号−Ｇ・eiが加わるように設
計することもできる。
を差動形の増幅器Ａで構成し、トランジスタQ2
の入力に非反転入力信号ei、トランジスタQ3の入
力に反転した入力信号−Ｇ・eiが加わるように設
計することもできる。
この場合、トランジスタQ2の入力信号がneiと
なつていれば、前記第(3)式は、 ie3＝nei／Re＋e0／RL ……（3′） となり、第(8)式は、 （１＋Rn／RL）ie3＝（ｎ／Re−G1／RL）ei……（8
′） （G1は差動増幅器Ａによる反転信号の利得） となるが、Re＝nRL／G1に選べば、ie3＝０となつて、 同様な効果を奏するものである。
なつていれば、前記第(3)式は、 ie3＝nei／Re＋e0／RL ……（3′） となり、第(8)式は、 （１＋Rn／RL）ie3＝（ｎ／Re−G1／RL）ei……（8
′） （G1は差動増幅器Ａによる反転信号の利得） となるが、Re＝nRL／G1に選べば、ie3＝０となつて、 同様な効果を奏するものである。
以上説明したように、この考案の一定インピー
ダンス回路はインピーダンスマツチング用の抵抗
（Rn）を出力段に挿入した場合も、この抵抗
（Rn）によつて信号成分が損失をうけることがな
く、結果的に回路の能動素子（トランジスタ）の
負担が軽減し、低電圧動作を可能にすることがで
きるという利点を有する。
ダンス回路はインピーダンスマツチング用の抵抗
（Rn）を出力段に挿入した場合も、この抵抗
（Rn）によつて信号成分が損失をうけることがな
く、結果的に回路の能動素子（トランジスタ）の
負担が軽減し、低電圧動作を可能にすることがで
きるという利点を有する。
第１図は従来の一定のインピーダンス回路図、
第２図はこの考案の一定インピーダンス回路図、
第３図、第４図はこの考案の他の実施例を示す回
路図である。 図中、Q1，Q2，Q3はトランジスタ、Rnはイン
ピーダンスマツチング用の抵抗、Reはバイアス
抵抗、RLは負荷抵抗を示す。
第２図はこの考案の一定インピーダンス回路図、
第３図、第４図はこの考案の他の実施例を示す回
路図である。 図中、Q1，Q2，Q3はトランジスタ、Rnはイン
ピーダンスマツチング用の抵抗、Reはバイアス
抵抗、RLは負荷抵抗を示す。
Claims (1)
- 作動電圧源に対して順次第１のトランジスタの
コレクタ・エミツタ、マツチング用の抵抗、第２
のトランジスタのコレクタ・エミツタ、及びバイ
アス抵抗を直列接続し、前記第２のトランジスタ
のコレクタに負荷抵抗を接続し、前記第１のトラ
ンジスタのベースと前記第２のトランンジスタの
ベースに逆極性の入力信号を同時に印加し、前記
マツチング用の抵抗により所望の出力インピーダ
ンス値を得ると共に、前記負荷抵抗の値と、前記
バイアス抵抗の値の比を前記第１、第２のトラン
ジスタに印加された前記入力信号の振幅比に比例
して定め、前記マツチング用の抵抗に発生する信
号成分を除去するようにしたことを特徴とする一
定インピーダンス出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8126183U JPS601020U (ja) | 1983-05-31 | 1983-05-31 | 一定インピ−ダンス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8126183U JPS601020U (ja) | 1983-05-31 | 1983-05-31 | 一定インピ−ダンス出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601020U JPS601020U (ja) | 1985-01-07 |
| JPS645370Y2 true JPS645370Y2 (ja) | 1989-02-10 |
Family
ID=30211229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8126183U Granted JPS601020U (ja) | 1983-05-31 | 1983-05-31 | 一定インピ−ダンス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601020U (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119111A (ja) * | 1983-11-30 | 1985-06-26 | Mitsubishi Electric Corp | エミツタフオロワ回路 |
| JPS6276090U (ja) * | 1985-11-01 | 1987-05-15 | ||
| JPH0817295B2 (ja) * | 1987-04-27 | 1996-02-21 | 株式会社日立製作所 | レベルシフト回路 |
| EP2177000B1 (de) * | 2007-07-12 | 2014-04-16 | Silicon Line GmbH | Schaltungsanordnung und Verfahren zum Treiben mindestens einer differentiellen Leitung |
| JP2013150199A (ja) * | 2012-01-20 | 2013-08-01 | Asahi Kasei Electronics Co Ltd | プッシュプル型利得増幅器 |
| JP6173756B2 (ja) * | 2013-04-19 | 2017-08-02 | 株式会社エヌエフ回路設計ブロック | 増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183184A (en) * | 1981-05-07 | 1982-11-11 | Matsushita Electric Ind Co Ltd | Synchronous separating circuit |
-
1983
- 1983-05-31 JP JP8126183U patent/JPS601020U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601020U (ja) | 1985-01-07 |
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