JPS63100558A - パツケ−ジ選択方式 - Google Patents
パツケ−ジ選択方式Info
- Publication number
- JPS63100558A JPS63100558A JP61154037A JP15403786A JPS63100558A JP S63100558 A JPS63100558 A JP S63100558A JP 61154037 A JP61154037 A JP 61154037A JP 15403786 A JP15403786 A JP 15403786A JP S63100558 A JPS63100558 A JP S63100558A
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- JP
- Japan
- Prior art keywords
- package
- motherboard
- memory
- control
- packages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0669—Configuration or reconfiguration with decentralised address assignment
- G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｉｌ子機器用筐体に複数枚収納されるパッケ
ージの選択方式に関する。
ージの選択方式に関する。
従来のパッケージ選択方式としては、同種の被選択パッ
ケージが複数枚ある場合、下記に示すＡ。
ケージが複数枚ある場合、下記に示すＡ。
Ｂの方式のものが知られていた。
すなわち。
Ａ方式は制御パッケージで選択情報を個々のパッケージ
選択信号に分解し、マザーボード上で各スロットへ個別
配線し、各スロットに実装されたパッケージはその選択
信号で選択された時動作する方式であり、 Ｂ方式は制御パッケージから、選択情報をそのままでマ
ザーボード上で各スロットへ共通配線し、各スロットに
実装されたパッケージがパッケージ選択信号に分解し、
そのうちの１つの選択信号を自パッケージの回路へ配線
又はスイッチ等の手段で接続するようにした設定部をも
つことで１つのパッケージが選択動作する方式である。
選択信号に分解し、マザーボード上で各スロットへ個別
配線し、各スロットに実装されたパッケージはその選択
信号で選択された時動作する方式であり、 Ｂ方式は制御パッケージから、選択情報をそのままでマ
ザーボード上で各スロットへ共通配線し、各スロットに
実装されたパッケージがパッケージ選択信号に分解し、
そのうちの１つの選択信号を自パッケージの回路へ配線
又はスイッチ等の手段で接続するようにした設定部をも
つことで１つのパッケージが選択動作する方式である。
しかしながら、上記従来の技術には下記のような問題が
あった。
あった。
Ａ方式は、マザーボード上で本数の多いパッケージ選択
信号を個別配線するためのマザーボードの配線パターン
が複雑となり小形化並びに安価にできないという欠点が
あった。
信号を個別配線するためのマザーボードの配線パターン
が複雑となり小形化並びに安価にできないという欠点が
あった。
つぎに、Ｂ方式では、パッケージに設定部があり各々異
なった設定が必要で互換性がなくなるため、調整作業や
不具合対策作業等に設定部の確認や変更作業が必要で不
便であり、誤設定等のトラブル要点となるという欠点を
有していた。
なった設定が必要で互換性がなくなるため、調整作業や
不具合対策作業等に設定部の確認や変更作業が必要で不
便であり、誤設定等のトラブル要点となるという欠点を
有していた。
本発明は、安価で、マザーボード上の信号本数を減らし
て小形化を図りかつ、メモリパッケージに設定部を必要
とせず互換性を図ることのできるパッケージ逼択方式を
提供することにある。
て小形化を図りかつ、メモリパッケージに設定部を必要
とせず互換性を図ることのできるパッケージ逼択方式を
提供することにある。
ｃ問題点を解決するための手段〕
本発明は、パッケージ実装スロット部のマザーボードに
位置情報を付加し、被選択パッケージが制御パッケージ
からの選択情報と実装スロット部のマザーボードから供
給される位置情報とを照合して一致した時動作するよう
にしたものである。
位置情報を付加し、被選択パッケージが制御パッケージ
からの選択情報と実装スロット部のマザーボードから供
給される位置情報とを照合して一致した時動作するよう
にしたものである。
以下、本発明の実施例について説明する。
第１図は、電子機器の電子式制御位置内の記憶部となる
供給を示す図である。
供給を示す図である。
図において、ｌ−０，１−１，・・・・・・・・・１−
７は記憶素子が組み込まれたメモリパッケージであり、
このメモリパッケージの記憶素子には制御位置の制御動
作を決定するプログラム及び各種データが記憶される。
７は記憶素子が組み込まれたメモリパッケージであり、
このメモリパッケージの記憶素子には制御位置の制御動
作を決定するプログラム及び各種データが記憶される。
このメモリパッケージは、適用されるシステムにより必
要とする記憶容量が異なるため必要な枚数のメモリパッ
ケージが筐体に実装される。２は、メモリパッケージを
選択制御する制御パッケージである。この制御パッケー
ジから送出される選択情報により必要なメモリパッケー
ジが選択され情報の続出、書込動作が行なわれる。
要とする記憶容量が異なるため必要な枚数のメモリパッ
ケージが筐体に実装される。２は、メモリパッケージを
選択制御する制御パッケージである。この制御パッケー
ジから送出される選択情報により必要なメモリパッケー
ジが選択され情報の続出、書込動作が行なわれる。
３は、マザーボードで、４ａ〜４１のパッケージ用コネ
クタが組み込まれている。、５はパッケージの実装位置
や名称を示すための金具である。その他事実施例の筐体
の供給部品は、特に説明を要しないので説明を省略する
。
クタが組み込まれている。、５はパッケージの実装位置
や名称を示すための金具である。その他事実施例の筐体
の供給部品は、特に説明を要しないので説明を省略する
。
欣に、第２図には、マザーボード３の配線パターン図が
示されている。図において、図中０印はパッケージコネ
クタの接続ピンを表わしている。
示されている。図において、図中０印はパッケージコネ
クタの接続ピンを表わしている。
４８〜４１のパッケージコネクタには、制御パッケージ
が実装されるパッケージコネクタ４ａより選択情報Ａ２
．Ａｌ、ＡＯの３ビツト情報が共通配線されている。ま
た、スロット位置に応じて３ビツトの位置情報を与える
ため、ａ２．ａｌ。
が実装されるパッケージコネクタ４ａより選択情報Ａ２
．Ａｌ、ＡＯの３ビツト情報が共通配線されている。ま
た、スロット位置に応じて３ビツトの位置情報を与える
ため、ａ２．ａｌ。
ａＯの接続ピンがＧＮＤと配線されている。第３図は、
選択情報と位置情報及びメモリパッケージとの関係を示
すブロック線図である０図において、メモリパッケージ
１−０．・・・・・・１−７はすべて同一の回路で供給
されている。１０は、選択情報と位置情報の一致を判定
する一致判定回路、１１は、記憶素子からなる記憶回路
、１２は、情報の読出、書込を制御する制御回路である
。そして、判定回路１０からの一致信号１３が出力され
た時のみ制御回路１２の動作が可能となるように供給さ
れている。また、抵抗１４ａ、１４ｂ、１４ｃは位置情
報用のプルアップ抵抗である。この位置情報は、表１に
示す論理となるように各スロットのマザーボード部でＧ
Ｎ［）と配線されている。論理Ｏで示す接続ピンのみＧ
ＮＤに接続し、ＧＮＤに接続しない接続ピンはメモリパ
ッケージ内のプルアップ抵抗で論理１と受は取られる。
選択情報と位置情報及びメモリパッケージとの関係を示
すブロック線図である０図において、メモリパッケージ
１−０．・・・・・・１−７はすべて同一の回路で供給
されている。１０は、選択情報と位置情報の一致を判定
する一致判定回路、１１は、記憶素子からなる記憶回路
、１２は、情報の読出、書込を制御する制御回路である
。そして、判定回路１０からの一致信号１３が出力され
た時のみ制御回路１２の動作が可能となるように供給さ
れている。また、抵抗１４ａ、１４ｂ、１４ｃは位置情
報用のプルアップ抵抗である。この位置情報は、表１に
示す論理となるように各スロットのマザーボード部でＧ
Ｎ［）と配線されている。論理Ｏで示す接続ピンのみＧ
ＮＤに接続し、ＧＮＤに接続しない接続ピンはメモリパ
ッケージ内のプルアップ抵抗で論理１と受は取られる。
したがって、第２図に示す４Ｃの位置情報の場合では１
表１の１−１に対応し、００１となっている。
表１の１−１に対応し、００１となっている。
次に、メモリパッケージの動作について説明する。
同一回路供給からなるメモリパッケージ１−０゜１−１
．・・・・・・・・・１−７は、パッケージコネクタ４
ｂ、４ｃ・・・・・・４１に実装されると、その実装位
置に応じた位置情報がマザーボード部の配線により受取
られ一致判定回路１０の入力信号となる。
．・・・・・・・・・１−７は、パッケージコネクタ４
ｂ、４ｃ・・・・・・４１に実装されると、その実装位
置に応じた位置情報がマザーボード部の配線により受取
られ一致判定回路１０の入力信号となる。
一方、制御パッケージ２から送出される選択情報は、マ
ザーボードを共通配線されているため全メモリパッケー
ジで受取られ一致判定回路１０の他方の入力信号とされ
る。この位置情報と選択情報が一致したメモリパッケー
ジのみ一致信号１３が得られて制御回路１２が動作可能
となり記憶回路１１からの情報の読出し、書込みができ
る。
ザーボードを共通配線されているため全メモリパッケー
ジで受取られ一致判定回路１０の他方の入力信号とされ
る。この位置情報と選択情報が一致したメモリパッケー
ジのみ一致信号１３が得られて制御回路１２が動作可能
となり記憶回路１１からの情報の読出し、書込みができ
る。
本実施例によれば、メモリパッケージに設定部があると
設定作業や確認作業が必要なこと、誤設定によるトラブ
ル発生の要因をもつなどの問題点があるが、このような
問題はなくメモリパッケージに設定部が不要となり完全
な互換性が得られる。
設定作業や確認作業が必要なこと、誤設定によるトラブ
ル発生の要因をもつなどの問題点があるが、このような
問題はなくメモリパッケージに設定部が不要となり完全
な互換性が得られる。
また１本実施例は、電子線描画装賢などに適用すること
ができる。
ができる。
第１表
〔発明の効果〕
以上述べたように、本発明によればマザーボード上の信
号本数を減らすことができるのでマザーボードの作成が
容易となり、小形化かつ安価にできるという効果がある
。また、メモリパッケージに設定部を要しないため、パ
ッケージは完全なる互換性が得られ製作及び保守作業も
容易に行なうことができるという効果がある。
号本数を減らすことができるのでマザーボードの作成が
容易となり、小形化かつ安価にできるという効果がある
。また、メモリパッケージに設定部を要しないため、パ
ッケージは完全なる互換性が得られ製作及び保守作業も
容易に行なうことができるという効果がある。
第１図は、本発明が電子機器用筐体に適用された一実施
例を示す供給図、第２図は、マザーボードの配線パター
ン図、第３図は、本発明の一実施例を示すブロック線図
である。第１表は１位置情報に関する論理表である。 １−０〜１−７・・・メモリパッケージ、２・・・制御
パッケージ、３・・・マザーボード、１０・・・一致判
定回路、１１・・・記憶回路、１２・・・制御回路、１
３・・・一致信号、１４ａ〜１４ｃ・・・プルアップ抵
抗。
例を示す供給図、第２図は、マザーボードの配線パター
ン図、第３図は、本発明の一実施例を示すブロック線図
である。第１表は１位置情報に関する論理表である。 １−０〜１−７・・・メモリパッケージ、２・・・制御
パッケージ、３・・・マザーボード、１０・・・一致判
定回路、１１・・・記憶回路、１２・・・制御回路、１
３・・・一致信号、１４ａ〜１４ｃ・・・プルアップ抵
抗。
Claims (1)
- １、複数枚の被選択パッケージと、該被選択パッケージ
を選択する選択情報を送出する制御パッケージと、前記
被選択パッケージ、制御パッケージを信号接続するマザ
ーボード等を備えてなり、パッケージ実装スロット部の
マザーボードに位置情報を付加し、前記被選択パッケー
ジが前記制御パッケージからの選択情報と実装スロット
部のマザーボードから供給される位置情報とを照合して
一致した時動作するようにしたことを特徴とするパッケ
ージ選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154037A JPS63100558A (ja) | 1986-07-02 | 1986-07-02 | パツケ−ジ選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154037A JPS63100558A (ja) | 1986-07-02 | 1986-07-02 | パツケ−ジ選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100558A true JPS63100558A (ja) | 1988-05-02 |
Family
ID=15575533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154037A Pending JPS63100558A (ja) | 1986-07-02 | 1986-07-02 | パツケ−ジ選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766186A3 (en) * | 1995-09-27 | 1997-12-29 | Yokogawa Electric Corporation | Data processor |
| US6810121B1 (en) | 1998-11-24 | 2004-10-26 | Fujitsu Limited | Common package |
-
1986
- 1986-07-02 JP JP61154037A patent/JPS63100558A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766186A3 (en) * | 1995-09-27 | 1997-12-29 | Yokogawa Electric Corporation | Data processor |
| US6810121B1 (en) | 1998-11-24 | 2004-10-26 | Fujitsu Limited | Common package |
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