JPS6310261A - アクセス制御装置 - Google Patents
アクセス制御装置Info
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- JPS6310261A JPS6310261A JP61154152A JP15415286A JPS6310261A JP S6310261 A JPS6310261 A JP S6310261A JP 61154152 A JP61154152 A JP 61154152A JP 15415286 A JP15415286 A JP 15415286A JP S6310261 A JPS6310261 A JP S6310261A
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- JP
- Japan
- Prior art keywords
- circuit
- data processing
- access
- processing circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２つのアクセス要求を１つのデータ処理回路
に対して順次実施させる調停機能を有するアクセス制御
装置に関する。
に対して順次実施させる調停機能を有するアクセス制御
装置に関する。
第４図は従来の２ポートメモリのアクセス制御装置を示
すブロック接続図であシ、図においてＩＡ、ＩＢは異っ
た系統のバス、１ａＲはバスＡのアクセス要求、１ａＤ
はバスＩＡのデータ、１ｂＲはバスＩＢのアクセス要求
、１ｂＤはバスＢのデータ、１ｃは調停回路、１ａＯは
調停回路ｌｅ中のアクセス要求１ａＨの出力、ｌｂｏは
調停回路ｌｅ中のアクセス要求１ｂＲの出力、１ｄはデ
ータ１ａＤ、１ｂＤの切換回路、ｌｅは切換回路１ｄに
よシ選択されたデータがアクセスする２ポートメモリな
どのデータ処理回路である。また、第５図は第４図に示
す回路各部の信号のタイムチャートで、５１はバスＩＡ
のアクセス要求に対するデータ処理回路１ｅの処理時間
、５２はバスＩＢのアクセス要求に対するデータ処理回
路１ｅの処理時間である。
すブロック接続図であシ、図においてＩＡ、ＩＢは異っ
た系統のバス、１ａＲはバスＡのアクセス要求、１ａＤ
はバスＩＡのデータ、１ｂＲはバスＩＢのアクセス要求
、１ｂＤはバスＢのデータ、１ｃは調停回路、１ａＯは
調停回路ｌｅ中のアクセス要求１ａＨの出力、ｌｂｏは
調停回路ｌｅ中のアクセス要求１ｂＲの出力、１ｄはデ
ータ１ａＤ、１ｂＤの切換回路、ｌｅは切換回路１ｄに
よシ選択されたデータがアクセスする２ポートメモリな
どのデータ処理回路である。また、第５図は第４図に示
す回路各部の信号のタイムチャートで、５１はバスＩＡ
のアクセス要求に対するデータ処理回路１ｅの処理時間
、５２はバスＩＢのアクセス要求に対するデータ処理回
路１ｅの処理時間である。
次に動作について説明する。切換回路１ｄは出力１ａＯ
がローレベル（以下１Ｌ１という）の時データ１ａＯを
データ処理回路１ｅに供給し、ハイレベル（以下１Ｈ１
という）の時データ１ｂＤをデータ処理回路１ｅに供給
する回路である。データ処理回路１・に対するアクセス
の一連の動作は、バスＩＡ。
がローレベル（以下１Ｌ１という）の時データ１ａＯを
データ処理回路１ｅに供給し、ハイレベル（以下１Ｈ１
という）の時データ１ｂＤをデータ処理回路１ｅに供給
する回路である。データ処理回路１・に対するアクセス
の一連の動作は、バスＩＡ。
ＩＢでは同じであるため、バスＩＡについて説明する。
まず、バスＩＡがデータ処理回路１ｅに対しアクセスを
行う時に、アクセス要求１ａＲはＩＨｌになり、これに
よシ出力１ａＯがＩＬＩとなる（このとき出力１ｂＯが
１Ｈ１）。これによシ切換回路１ｄはデータ１ａＯをデ
ータ処理回路１ｅに供給し、バスＩＡとデータ処理回路
１ｅこのアクセスが実行される。また、データ処理回路
１ｅは処理時間５１中にバスＩＡの処理を行い、その直
後パスＩＡＫ対し処理終了を出力する。バスＩＡはデー
タ処理回路１ｅの終了出力を受はアクセス要求１ａＲを
Ｉ Ｌ ｌにする。一方、バスＩＢについても、アクセ
ス要求１ｂＲが１Ｈ１となると出力１ｂＯが１Ｌ”にな
シ、さらに出力ＩＪＩＯが１Ｈ１になるので、切換回路
１ｄが切シ換えられ、データ１ｂＤがデータ処理回路１
ｅに取シ込まれ、処理時間５２中、データの処理が行わ
れ、その処理終了をバスＩＢに出力する。
行う時に、アクセス要求１ａＲはＩＨｌになり、これに
よシ出力１ａＯがＩＬＩとなる（このとき出力１ｂＯが
１Ｈ１）。これによシ切換回路１ｄはデータ１ａＯをデ
ータ処理回路１ｅに供給し、バスＩＡとデータ処理回路
１ｅこのアクセスが実行される。また、データ処理回路
１ｅは処理時間５１中にバスＩＡの処理を行い、その直
後パスＩＡＫ対し処理終了を出力する。バスＩＡはデー
タ処理回路１ｅの終了出力を受はアクセス要求１ａＲを
Ｉ Ｌ ｌにする。一方、バスＩＢについても、アクセ
ス要求１ｂＲが１Ｈ１となると出力１ｂＯが１Ｌ”にな
シ、さらに出力ＩＪＩＯが１Ｈ１になるので、切換回路
１ｄが切シ換えられ、データ１ｂＤがデータ処理回路１
ｅに取シ込まれ、処理時間５２中、データの処理が行わ
れ、その処理終了をバスＩＢに出力する。
また、バスＩＡとバスＩＢが同時にデータ処理回路１ｅ
に対しアクセスしようとした場合には、出力１ｂＯは、
出力１ａＯが１Ｌ”であるためＩＬＩにならない。この
丸め、バスＩＢはアクセス要求１ａＲがＩＬＩになった
時に初めて、データ処理回路１０に対しアクセスするこ
とができる。従って、調停口Ｍ１ｃはバスＩＡとバスＩ
Ｂのデータ処理回路１ｅに対するアクセスの調停を行う
ことになる。
に対しアクセスしようとした場合には、出力１ｂＯは、
出力１ａＯが１Ｌ”であるためＩＬＩにならない。この
丸め、バスＩＢはアクセス要求１ａＲがＩＬＩになった
時に初めて、データ処理回路１０に対しアクセスするこ
とができる。従って、調停口Ｍ１ｃはバスＩＡとバスＩ
Ｂのデータ処理回路１ｅに対するアクセスの調停を行う
ことになる。
この発明は上記のような問題点を解消するためになされ
たもので、２つのアクセス要求が同時にあった場合に、
データ処理回路に対する各アクセスを高速化することを
目的とする。
たもので、２つのアクセス要求が同時にあった場合に、
データ処理回路に対する各アクセスを高速化することを
目的とする。
この発明にかかるアクセス制御装置は、異った系統の２
つのアクセス要求に従って切換回路が切シ換え動作し、
この切シ換え動作によって、上記切換回路を通じて取シ
込んだ上記各アクセス要求に対応するデータを、データ
処理回路において処理するようにするとともに、上記２
つのアクセス要求が同時であるとき、調停回路によって
一方のアクセス要求を優先し、他方のアクセス要求をそ
の後に続くように、上記切換回路を切シ換え制御し、上
記一方のアクセス要求に対応するデータ処理路Ｔ後、直
ちに他方のアクセス要求に対応するデータ処理を実施可
能とするように、タイｉ−によって上記調停回路を出力
制御するように構成したものである。
つのアクセス要求に従って切換回路が切シ換え動作し、
この切シ換え動作によって、上記切換回路を通じて取シ
込んだ上記各アクセス要求に対応するデータを、データ
処理回路において処理するようにするとともに、上記２
つのアクセス要求が同時であるとき、調停回路によって
一方のアクセス要求を優先し、他方のアクセス要求をそ
の後に続くように、上記切換回路を切シ換え制御し、上
記一方のアクセス要求に対応するデータ処理路Ｔ後、直
ちに他方のアクセス要求に対応するデータ処理を実施可
能とするように、タイｉ−によって上記調停回路を出力
制御するように構成したものである。
この発明におりる調停回路は２つのアクセス要求が同時
になされたとき、データ処理回路に対するアクセスを順
次切シ換え、一方のアクセス要求に対応する上記データ
処理回路でのデータ処理の直後に、タイマ出力に従って
他方のアクセス要求に対応するデータのデータ処理を実
施するようにして、最小＋Ｆ！ｆ間でデータ処理回路へ
のアクセスおよびデータ処理を実施するように作用する
。
になされたとき、データ処理回路に対するアクセスを順
次切シ換え、一方のアクセス要求に対応する上記データ
処理回路でのデータ処理の直後に、タイマ出力に従って
他方のアクセス要求に対応するデータのデータ処理を実
施するようにして、最小＋Ｆ！ｆ間でデータ処理回路へ
のアクセスおよびデータ処理を実施するように作用する
。
以下、この発明の一実施例を図について説明する。第１
図において、１ｃはリセット・セット７リツプ７０ツブ
からなる調停回路、ｌＴａはバスＩＡのタイマー、ＩＴ
ｂはバスＩＢのタイマー、１ａＦはデータ処理回路１ｅ
からバスＩＡへ出力するデータをラッチするフリップフ
ロップ、１ｂＦハデ一タ処理回路１ｅからバスＩＢへ出
力するデータをラッチするフリップ７コツプである。な
お、このほかの第４図に示したものと同一の部分には同
一符号を付して、その重複する説明を省略する。
図において、１ｃはリセット・セット７リツプ７０ツブ
からなる調停回路、ｌＴａはバスＩＡのタイマー、ＩＴ
ｂはバスＩＢのタイマー、１ａＦはデータ処理回路１ｅ
からバスＩＡへ出力するデータをラッチするフリップフ
ロップ、１ｂＦハデ一タ処理回路１ｅからバスＩＢへ出
力するデータをラッチするフリップ７コツプである。な
お、このほかの第４図に示したものと同一の部分には同
一符号を付して、その重複する説明を省略する。
第２図は第１図におけるタイマーＩＴａの入出力信号の
タイミングチャートである。２Ｔはデータ処理回路１ｅ
のバスＩＡについての処理時間を示す。なお、タイマー
ＩＴｂもタイマーＩＴａ同様の入出力特性とする。また
、第３図はパスＩＡ、バスＩＢのデータ処理回路１ｅに
対するアクセス競合時の、各部信号のタイミングチャー
トで、３１はデータ処理回路１ｅのバスＩＡに対する処
理時間、３２はデータ処理回路１ｅのパスＩＢに対する
処理時間である。
タイミングチャートである。２Ｔはデータ処理回路１ｅ
のバスＩＡについての処理時間を示す。なお、タイマー
ＩＴｂもタイマーＩＴａ同様の入出力特性とする。また
、第３図はパスＩＡ、バスＩＢのデータ処理回路１ｅに
対するアクセス競合時の、各部信号のタイミングチャー
トで、３１はデータ処理回路１ｅのバスＩＡに対する処
理時間、３２はデータ処理回路１ｅのパスＩＢに対する
処理時間である。
次に動作について説明する。
タイマーＩＴａおよびタイマーＩＴｂは、それぞれ出力
１ａＯ，ｌｂＯが＠Ｌ１になってからデータ処理回路１
ｅが各パスＩＡ、ＩＢの処理を終了した時間後に、出力
Ｉ ＴａＯ、ｌ ＴｂＯをＷＬＷにする回路で、アクセ
ス要求１ ａＲ，１ｂＲが１Ｌ１になった直後にタイマ
ー出力は１Ｈ１となる。これを第２図に示す。タイマー
の出力Ｉ ＴａＯ、Ｉ ＴｂＯが１Ｈ″から１Ｌ１にな
るタイミングで、フリップフロップ１ａＦ、１ｂＦはデ
ータ処理１ｅから各パスＩＡ、ＩＢに出力するデータを
ラッチする。また、データ処理回路１ｅに対するアクセ
スの一連の動作はパスＩＡとパスＩＢでは、殆んど同じ
であるため、ここでは、パスＩＡＫついて説明する。パ
スＩＡがデータ処理回路１・に対しアクセスを行う時に
アクセス要求１ａＲはＩＨＩになシ、出力１ａＯが１Ｌ
″となる（このとき、出力１ｂＯが１Ｈ１である）。こ
れにより切換回路１ｄはデータ１ａＤをデータ処理回路
１ｅに供給するように切プ換えられ、パスＩＡとデータ
処理回路１ｅのアクセスが開始され、タイマーＩＴａが
起動される。かくして、処理時間３１中、データ処理回
路１ｅはパスＩＡの処理を行った後、パスＩＡに対し処
理終了を出力する。データ処理回路１ｅの出力は、出力
Ｉ ＴａＯがＩＬＩになるためクリップフロップ１ａＦ
にラッチされる。パスＩＡはフリップフロップ１ａＦよ
シ入力する処理終了で、アクセス要求１ａＲを１Ｌ１に
する。アクセス要求１ａＲがＩｌｌになったことで、出
力Ｉ ＴａＯが１Ｈ″になる。
１ａＯ，ｌｂＯが＠Ｌ１になってからデータ処理回路１
ｅが各パスＩＡ、ＩＢの処理を終了した時間後に、出力
Ｉ ＴａＯ、ｌ ＴｂＯをＷＬＷにする回路で、アクセ
ス要求１ ａＲ，１ｂＲが１Ｌ１になった直後にタイマ
ー出力は１Ｈ１となる。これを第２図に示す。タイマー
の出力Ｉ ＴａＯ、Ｉ ＴｂＯが１Ｈ″から１Ｌ１にな
るタイミングで、フリップフロップ１ａＦ、１ｂＦはデ
ータ処理１ｅから各パスＩＡ、ＩＢに出力するデータを
ラッチする。また、データ処理回路１ｅに対するアクセ
スの一連の動作はパスＩＡとパスＩＢでは、殆んど同じ
であるため、ここでは、パスＩＡＫついて説明する。パ
スＩＡがデータ処理回路１・に対しアクセスを行う時に
アクセス要求１ａＲはＩＨＩになシ、出力１ａＯが１Ｌ
″となる（このとき、出力１ｂＯが１Ｈ１である）。こ
れにより切換回路１ｄはデータ１ａＤをデータ処理回路
１ｅに供給するように切プ換えられ、パスＩＡとデータ
処理回路１ｅのアクセスが開始され、タイマーＩＴａが
起動される。かくして、処理時間３１中、データ処理回
路１ｅはパスＩＡの処理を行った後、パスＩＡに対し処
理終了を出力する。データ処理回路１ｅの出力は、出力
Ｉ ＴａＯがＩＬＩになるためクリップフロップ１ａＦ
にラッチされる。パスＩＡはフリップフロップ１ａＦよ
シ入力する処理終了で、アクセス要求１ａＲを１Ｌ１に
する。アクセス要求１ａＲがＩｌｌになったことで、出
力Ｉ ＴａＯが１Ｈ″になる。
以上が一連の動作であり、パスＩＢでも、同様の処理が
なされ、その処理時間は３２となる。
なされ、その処理時間は３２となる。
また、パスＩＡとパスＩＢが同時にデータ処理回路１ｅ
にアクセスしようとした場合には、パスＩＡがデータ処
理回路１ｅに対し早くアクセスしようとしたので、出力
１ａＯがＩＬＩになっているため、アクセス要求１ｂＲ
が１Ｈ１でも出力１ｂＯは１Ｌ“にならない。データ処
理回路１ｅがパスＩＡの処理終了時に出力Ｉ ＴａＯを
ＩＬＩとするため、アクセス要求が１Ｈ１であっても出
力１ａＯが１Ｈ″となシ、従って、出力１ｂＯがＩＬＩ
になるため切換回路１ｄはデータ１ｂＤとデータ処理回
路１・を接続し、パスＩＢとデータ処理回路１ｅのアク
セスが早くなる。なお、データ処理回路ＬｍのパスＩＡ
に対する出力は、フリップ７０ツブ１ａＦによシラツチ
することによシ、切換回路１ｄがデータｌｂＤの方へ切
シ換えられても、パスＩＡの動作に支障はない。
にアクセスしようとした場合には、パスＩＡがデータ処
理回路１ｅに対し早くアクセスしようとしたので、出力
１ａＯがＩＬＩになっているため、アクセス要求１ｂＲ
が１Ｈ１でも出力１ｂＯは１Ｌ“にならない。データ処
理回路１ｅがパスＩＡの処理終了時に出力Ｉ ＴａＯを
ＩＬＩとするため、アクセス要求が１Ｈ１であっても出
力１ａＯが１Ｈ″となシ、従って、出力１ｂＯがＩＬＩ
になるため切換回路１ｄはデータ１ｂＤとデータ処理回
路１・を接続し、パスＩＢとデータ処理回路１ｅのアク
セスが早くなる。なお、データ処理回路ＬｍのパスＩＡ
に対する出力は、フリップ７０ツブ１ａＦによシラツチ
することによシ、切換回路１ｄがデータｌｂＤの方へ切
シ換えられても、パスＩＡの動作に支障はない。
パスＩＢについても上記と同様の動作となる。
なお、上記実施例では、データ処理回路として２ポート
メモリを用いた場合について説明したが、入出力インタ
フェース回路へのアクセス制御にも利用でき、同様の効
果を奏する。
メモリを用いた場合について説明したが、入出力インタ
フェース回路へのアクセス制御にも利用でき、同様の効
果を奏する。
以上のように、この発明によれば、調停回路によって、
２つのアクセス要求が同時になされたとき、データ処理
回路に対するアクセスを順次切シ換え、一方のアクセス
要求に対応する上記データ処理回路でのデータ処理の直
後に、タイマー出力に従って、他方のアクセス要求に対
応するデータのデータ処理を実施するように構成したの
で、データ処理回路へのアクセスおよびデータ処理を高
速で実施できるものが得られる効果がある。
２つのアクセス要求が同時になされたとき、データ処理
回路に対するアクセスを順次切シ換え、一方のアクセス
要求に対応する上記データ処理回路でのデータ処理の直
後に、タイマー出力に従って、他方のアクセス要求に対
応するデータのデータ処理を実施するように構成したの
で、データ処理回路へのアクセスおよびデータ処理を高
速で実施できるものが得られる効果がある。
第１図はこの発明の一実施例によるアクセス制御装置の
ブロック回路図、第２図は第１図中のタイマーの入出力
信号のタイミングチャート、第３図は第１図のブロック
回路各部の信号のタイミングチャート、第４図は従来の
アクセス制御装置のブロック回路図、第５図は、第４図
のブロック回路各部の信号のタイミングチャートである
。 ＩＡ、ＩＢは異った系統のパス、１ ａＲｅ １ ｂＲ
はアクセス要求、ｌ ａＤ 、１ ｂＤはデータ、ＩＣ
は調停回路、１ｄは切換回路、ｌｅはデータ処理回路。 なお、図中、同一符号は同一、または相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭（外２名）− 第１図 ＩａＤ、ＩｂＤニー’ｒ”−５ １Ｃ舖樺８語 第４図 一一一争Ｔ 手続補正書（自発） 昭和 ６基・１０・＾５Ｂ
ブロック回路図、第２図は第１図中のタイマーの入出力
信号のタイミングチャート、第３図は第１図のブロック
回路各部の信号のタイミングチャート、第４図は従来の
アクセス制御装置のブロック回路図、第５図は、第４図
のブロック回路各部の信号のタイミングチャートである
。 ＩＡ、ＩＢは異った系統のパス、１ ａＲｅ １ ｂＲ
はアクセス要求、ｌ ａＤ 、１ ｂＤはデータ、ＩＣ
は調停回路、１ｄは切換回路、ｌｅはデータ処理回路。 なお、図中、同一符号は同一、または相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭（外２名）− 第１図 ＩａＤ、ＩｂＤニー’ｒ”−５ １Ｃ舖樺８語 第４図 一一一争Ｔ 手続補正書（自発） 昭和 ６基・１０・＾５Ｂ
Claims (2)
- （１）異つた系統の２つのアクセス要求に従つて切り換
え動作する切換回路と、この切換回路の切り換え動作に
よつて上記の各アクセス要求に対応するデータを選択的
に取り込んで処理するデータ処理回路と、上記２つのア
クセス要求が同時であるとき、一方のアクセス要求を優
先し、他方のアクセス要求をその後に続くように上記切
換回路を切換制御する調停回路と、上記一方のアクセス
要求に対応するデータ処理終了後、直ちに他方のアクセ
ス要求に対応するデータ処理を実施可能にするように上
記調停回路を出力制御するタイマーとを備えたアクセス
制御装置。 - （２）データ処理回路が２ポートメモリであることを特
徴とする特許請求の範囲第１項記載のアクセス制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154152A JPS6310261A (ja) | 1986-07-02 | 1986-07-02 | アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154152A JPS6310261A (ja) | 1986-07-02 | 1986-07-02 | アクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310261A true JPS6310261A (ja) | 1988-01-16 |
Family
ID=15577995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154152A Pending JPS6310261A (ja) | 1986-07-02 | 1986-07-02 | アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137411U (ja) * | 1989-04-20 | 1990-11-16 |
-
1986
- 1986-07-02 JP JP61154152A patent/JPS6310261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137411U (ja) * | 1989-04-20 | 1990-11-16 |
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