JPH01270162A - 入出力装置制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、コンピュータ、メモリ等を有するコンピュ
ータ・システムに備えられ、前記メモリと入出力装置と
の間でダイレクト・メモリ・アクセス方式によりデータ
を転送するために用いられる入出力装置制御回路に関す
る。

（従来の技術） 従来の入出力装置制御回路を備えているコンピュータ・
システムとして第２図に示すものかあった。第２図にお
いて、コンピュータ１と、メモリ２と、詳細な接続を第
３図に示すようにチャネルにＩＨＮＣ１１４を有し、メ
モリ２とのダイレクト・メモリ・アクセスを制御するダ
イレクト・メモリ・アクセス制御装置（ＤＭＡＣ）　３
と、ＤＭＡ（：３のチャネルＣｌ１ｌ−Ｃ旧毎に備えら
れた入出力（Ｉｌｏ）装置制御回路４３〜４ｄ（第１図
では１つのブロックにより示す。）と、各入出力装置制
御回路４ａ〜４ｄにそわぞれ接続されている入出力装置
（Ｉｌｏ）５８〜５ｄ（第１図では１つのブロックによ
り示す。）とは、それぞれアドレス・バス６と、データ
・バス７と、制御バス８とを介して相互接続されて一つ
のコンピュータ・システムを構成している。

ここで、ＤＭＡＣ３は、ダイレクト・メモリ・アクセス
方式によりコンピュータ１を介することなく、メモリ２
から直接データを読み出し、読み出したデータを入出力
装置制御回路４ａ〜４ｄを介して入出力装置５ａ〜５ｄ
に書き込む機能を有する。

第４図はこのような構成の入出力装置制御回路４ａ〜４
ｄの動作を示すようにフローチャートである。入出力装
置制御回路４８〜４ｄは、いずれも同一の構成を有する
ので、以下、メモリ２からＤＭＡＣ３の１チヤネル及び
入出力装置制御回路４ａを介して入出力装置５ａにデー
タを転送する場合について説明する。

処理をスタートし、ステップＳ１では転送すべきデータ
転送回数及び転送アドレスの初期設定を実行する。ステ
ップＳ２では入出力装置制御回路４を介して入出力装置
５ａからのＤＭＡサービス要求信号（ＤＲＥＱ信号）が
オンとなるのを待機する。

オンとなったときは、ステップＳ３に進む。ステップＳ
３では、予め設定されていた指定のメモリ・アドレスを
発行し、メモリ・リード信号をオンにしてメモリ２から
データを読み出す。ステップＳ４では、入出力装置制御
回路４ａのＤＭＡサービス許可信号（ＤＡにに信号）及
びＩ１０ライト信号をオンにし、これにデータを転送す
ることにより、入出力装置５ａに書き込む。ステップＳ
５では、ステップＳ１で設定したデータ転送回数になり
、転送終了であるか否かの判定をし、ノーのときはステ
ップＳ６によりメモリ・アドレスを＋１してステップＳ
２に戻る。一方、イエスであれば、ステップＳ６に進み
、ＤＭＡ転送終了信号をオンにして、ＤＭＡ転送を終了
する。このようにして、メモリ２の所定数のデータを入
出力装置５ａに転送する。

（発明が解決しようとする課題） 従来の入出力装置制御回路は、以上説明したように、Ｄ
ＭＡＣの１チヤネルに対して１台の入出力装置が接続さ
れる構成を有するので、チャネル数により入出力装置の
接続台数が制限されてしまうという問題点があった。

この発明は、このような問題点を除去することを目的と
するもので−あり、ダイレクト・メモリ・アクセス制御
装置のチャネル数に制限されることなく、１チヤネルに
複数の入出力装置を接続することができる入出力装置制
御回路を提供することを目的とする。

（課題を解決するための手段） ＋３ｆ記目的を達成するために、この発明の入出力装置
制御回路は、入出力装置をそれぞれ接続するための複数
のチャネルを有し、メモリとの間でダイレクト・メモリ
・アクセスによるデータ転送を制御するダイレクト・メ
モリ・アクセス制御装置と、前記入出力装置との間に接
続されて、前記ダイレクト・メモリ・アクセスを制御す
るものであって、前記入出力装置に対するデータ転送が
終了しており、かつ前記入出力装置に対するデータ転送
の開始を表わす開始信号が人力されたときにセットされ
る第１の記憶手段と、前記入出力装置がデータを受け取
ることが可能な状態にあるときにセットされる第２の記
憶手段と、前記開始信号が出力され、かつ前記第２の記
憶手段がセットされているときに、前記ダイレクト・メ
モリ・アクセス制御装置にデータ要求信号を出力する第
１のゲート手段と、前記第１のゲート手段の前記データ
要求信号に応答して、前記ダイレクト・メモリ・アクセ
ス制御装置から送出されるダイレクト・メモリ・アクセ
スによるデータのサービスを許可するサービス許可信号
により、前記第２の記憶手段をリセットさせる第２のゲ
ート手段とを備えているものである。

（作用） この発明による入出力装置制御回路は、面記ダイレクト
・メモリ・アクセス制御装置の１チヤネルに複数の共通
接続がされ、そわぞれにおいて前記第１の記憶手段が前
記開始信号の入力に応答してセットされたときに、対応
する入出力装置がデータを受け取ることが可能な状態に
あり、かつ前記第２の記憶手段がセットされていれば、
面記ダイレクト・メモリ・アクセス制御装置にデータ要
求信号を送出して前記メモリからのデータを前記入出力
装置に転送させ、かつ前記第２の記憶手段をリセットさ
せる。以下、必要とするデータの転送が終了して前記第
２の記憶手段がセットされなくなるまで、このような動
作を反復させる形成で、前記ダイレクト・メモリ・アク
セス制御装置の１チヤネルに接続された複数の入出力装
置のそわぞれにデータの転送が可能になる。

（実施例） 第１図は、この発明の一実施例を示す入出力装置制御回
路のブロック図である。第１図において、１０ａ、１０
ｂはそれぞれ入出力装置制御回路であり、データ・バス
７に接続されると共に、ＤＭＡＣ５に共通に接続され、
ＤＭＡＣ５からそれぞれＤＭＡサービス許可信号１１を
入力し、かつＤＭＡサービス要求信号（ＤＲＥＱ信号）
１２を出力している。

ここで、ＤＭＡサービス許可信号１１及びＤＲＥＱ信号
１２の線は、抵抗３ａ、３ｂを介して＋５Ｖの電源線に
接続されており、ＤＭＡＣ５にチャネル１に複数の入出
力装置制御回路１０ａ及び１０ｂを接続している。

入出力装置制御回路１０ａ、１０ｂには、入出力装置５
ａ、５ｂもそれぞれ接続されている。入出力装置制御回
路１０ａ及び１０ｂは、いずれも同一構成であり、入力
信号としてＤＭＡサービスの開始を表示するＩｌｏ　ｎ
　ＤＭＡ　５ＴＡＲＴ信号（ｎ＝１．２゜・・・、ｎ）
が異なるだけなので、以下前者の入出力装置制御回路１
０ａについて説明をする。

入出力装置制御回路１０ａにおいて、１３は、フリップ
・フロップ（ＦＦ）であり、図示なしのコンピュータか
ら供給され、入出力装置５ａに対するＤＭＡサービスの
開始を表示するＩｌｏ　Ｉ　ＤＭＡ　５ＴＡＲＴ信号、
及び入出力装置５ａに対するＤＭＡサービスの終了を表
示するＤＭＡ転送終了信号ＴＣ−をそれぞれセット人力
及びリセット人力に導入している。

１４は出力端子が抵抗１４ａを介して＋５の電源線に接
続されたオープン・コレクタ型のゲート（Ｇ）であり、
ＤＭＡ（：３から送出されるダイレクト・メモリ・アク
セスによるデータのサービスを許可するＤＭＡサービス
許可信号１１を人力し、フリップ・フロップ１３のリセ
ット出力を制御入力に入力し、その出力信号をフリップ
・フロップ１５のリセット端子に供給している。

１５は、フリップ・フロップ（ＦＦ）であり、入出力装
置５ａよりデータの受け取りが可能であることを表示す
る信号へ〇にをセット人力に導入し、ゲート１４の出力
信号をリセット人力に導入している。

１６はアンド・ゲートであり、フリップ・フロップ１３
及び１５のセット出力に接続されてそれらの間で論理積
をとり、その出力信号を３ステート型の素子からなるゲ
ート１７に入力している。

１７はゲート（Ｇ）であり、その制御入力にフリップ・
フロップ１３のリセット出力を導入し、ＤＭＡ（：３に
ＤＲＥＱ信号１２を出力する手段をなす。

次に、第５図に示すタイミング図を参照して入出力装置
制御回路１０ａの動作について説明する。

入出力装置５ａがデータの受け皐りを可能とする状態に
なると、これより信号ＡＣにが供給される（第５図Ａ、
時刻１＋）。これによって、フリップ・フロップ１６が
セットされ（第５図Ｂ）、続いて図示していないコンピ
ュータから出力され、入出力装置５ａのＤＭＡ動作の開
始を指令するＩｌｏＤＭＡ　ＳＴ八へ’（Ｔ信号（第５
図Ｃ１時刻ｔｚ）によりフリップ・フロップ１３がセッ
トされ、その出力信号がハイ・レベルとなる（第５図Ｄ
、時刻ｔ２）。口−・レベルとなったフリップ・フロッ
プ１３のリセット出力（Ｑ−）からの出力信号はゲート
１４及び１７の制御人力に入力されているので、ゲート
１４及び１７か開となる（ロー・インピーダンスとなる
）。こわにより、ＤＲＥＱ信号１２（第５図Ｅ）がゲー
ト１７から出力され、即ちハイ・レベルとなり、ＤＭＡ
（：３に人力される。

ＤＭＡＣ３は、ＤＲＥＱ信号１２を受け取ると、ＤＭＡ
サービス詐り信号ｉｉ（第５図Ｆ、時刻ｔ３）を送出し
、入出力装置面制御回路１０ａに対してＤＭＡによるデ
ータのサービスを開始する。入出力装置制御回路１０ａ
は、ＤＭＡＣ３からＤＭＡサービス許可信号１１を受け
取ると、フリップ・フロップ１５をリセットさせてゲー
ト１６を閉じ（第５図Ｂ、時刻Ｌ＋）　、　ＤＲＥＱ信
号１２をオフにさせ（第５図Ｅ、時刻１：３）、入出力
装置５ａにデータ・バス７からのデータを転送する（図
示なし）。

入出力装置５ａは、入出力装置制御回路１０ａからデー
タを受け取り、再びデータの受け取りが可能な状態とな
ると、信号ＡＣＫをフリップ・フロップ１５に人力する
（第５図Ａ、時刻ｔ４）。従って、フリップ・フロップ
１５が再びセットされるので、＋ｉｒＦ述の処理が反復
される。所定の転送回数（第５図では３回）のデータが
入出力装置５ａに転送されると、図示なしのコンピュー
タからＤＭＡ転送終了信号Ｔに−（第５図Ｇ、時刻ｔｅ
ｎｄ　）が出力され、これによってフリップ・フロップ
１３がリセットされ（第５図Ｄ）、そのリセット出力が
ハイレベルとなる。従って、ゲート１４．１５及び１７
が閉（ハイ・インピーダンス）となり、ＤＲＥＱ信号１
２の送出か停止されることにより、データ転送が終了と
なる。

（発明の効果） この発明は、以上詳細に説明したように、ＤＭＡによる
データの転送を制御するダイレクト・メモリ・アクセス
制御装置の１チヤネルに複数の入出力装置制御回路を接
続することができ、これによって１チヤネルに複数の入
出力装置を接続することが可能とになり、当該システム
の拡張性などの機能を高めることができる。

【図面の簡単な説明】

第１図はこの発明の入出力装置制御回路の一実施例を示
すブロック図、 第２図は従来の入出力装置制御回路を備えたコンピュー
タ・システムのブロック図、 第３図は第２図に示す入出力装置制御回路の詳細な接続
図、 第４図は第２図に示す入出力装置制御回路の動作のフロ
ーチャート、 第５図は第１図に示す入出力装置−制御回路の動作のタ
イミング図である。 １３．１５・・・・フリップ・フロップ、１４．１７・
・・・ゲート、 １６・・・・アンド・ゲート。

Claims (1)

1. 【特許請求の範囲】 　入出力装置をそれぞれ接続するための複数のチャネル
   を有し、メモリとの間でダイレクト・メモリ・アクセス
   によるデータ転送を制御するダイレクト・メモリ・アク
   セス制御装置と、前記入出力装置との間に接続されて、
   前記ダイレクト・メモリ・アクセスを制御する入出力装
   置制御回路において、 前記入出力装置に対するデータ転送が終了しており、か
   つ前記入出力装置に対するデータ転送の開始を表わす開
   始信号が入力されたときにセットされる第１の記憶手段
   と、 前記入出力装置がデータを受け取ることが可能な状態に
   あるときにセットされる第２の記憶手段と、 前記開始信号が出力され、かつ前記第２の記憶手段がセ
   ットされているときに、前記ダイレクト・メモリ・アク
   セス制御装置にデータ要求信号を出力する第１のゲート
   手段と、 前記第１のゲート手段の前記データ要求信号に応答して
   、前記ダイレクト・メモリ・アクセス制御装置から送出
   されるダイレクト・メモリ・アクセスによるデータのサ
   ービスを許可するサービス許可信号により、前記第２の
   記憶手段をリセットさせる第２のゲート手段と を備えていることを特徴とする入出力装置制御回路。