JPS6310572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6310572A JPS6310572A JP15550986A JP15550986A JPS6310572A JP S6310572 A JPS6310572 A JP S6310572A JP 15550986 A JP15550986 A JP 15550986A JP 15550986 A JP15550986 A JP 15550986A JP S6310572 A JPS6310572 A JP S6310572A
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- polycrystalline silicon
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に、電極配線部など
に多結晶シリコン膜と金属シリサイド膜の二層膜が用い
られる半導体装置の製造方法に関する。
に多結晶シリコン膜と金属シリサイド膜の二層膜が用い
られる半導体装置の製造方法に関する。
従来、ＭＯＳトランジスタのゲート電極を作る場合、金
属シリサイド膜と多結晶シリコン膜の二層膜を用い、１
度のフォトプロセスによって金属シリサイド膜及び多結
晶シリコン膜をそれぞれ食刻し、パターンを形成してい
た。
属シリサイド膜と多結晶シリコン膜の二層膜を用い、１
度のフォトプロセスによって金属シリサイド膜及び多結
晶シリコン膜をそれぞれ食刻し、パターンを形成してい
た。
上述した従来の製造方法は、フォトプロセス法の７オト
レジストをマスクとして金属シリサイド膜及び多結晶シ
リコン膜を食刻している。この為、エツチング条件がフ
ォトレジストの耐エツチング特性が悪い為に７オトレジ
スト膜と金属シリサイド膜及び多結晶シリコン膜との選
択比により限定されること、及び、フォトレジスト膜パ
ターンが食刻時間により変化し、細化する欠点がある。
レジストをマスクとして金属シリサイド膜及び多結晶シ
リコン膜を食刻している。この為、エツチング条件がフ
ォトレジストの耐エツチング特性が悪い為に７オトレジ
スト膜と金属シリサイド膜及び多結晶シリコン膜との選
択比により限定されること、及び、フォトレジスト膜パ
ターンが食刻時間により変化し、細化する欠点がある。
また、エツチング条件が上記により限定されている為、
エツチング形状の改善が難かしく、金属シリサイドパタ
ーンに比べて多結晶シリコン膜パターンが小さくなりや
すい欠点を有している。
エツチング形状の改善が難かしく、金属シリサイドパタ
ーンに比べて多結晶シリコン膜パターンが小さくなりや
すい欠点を有している。
本発明の製造方法は、金属シリサイド膜の上に気相成長
法によりシリコン酸化膜、シリコン窒化膜などの絶縁体
膜を形成し、そ扛から、フォトプロセス法を用いて前記
絶縁体膜のパターン形成を行なう、つぎに、この絶縁体
膜パターンをマスクとして前記の金属シリサイド膜及び
多結晶シリコン模を順次文刻し、パターン形成を行なう
ことを含んでいる。
法によりシリコン酸化膜、シリコン窒化膜などの絶縁体
膜を形成し、そ扛から、フォトプロセス法を用いて前記
絶縁体膜のパターン形成を行なう、つぎに、この絶縁体
膜パターンをマスクとして前記の金属シリサイド膜及び
多結晶シリコン模を順次文刻し、パターン形成を行なう
ことを含んでいる。
この方法を用いると、絶縁体膜はフォトレジストに比べ
て耐エツチング性に優れている為、エツチング条件の選
択性が増し、その結果、所望のエツチング形状を得るこ
とが可能となる。又、金属シリサイド膜上に気相成長法
による絶縁体膜を形成している為、金属シリサイドパタ
ーン形成後に、多結晶シリコン膜側壁に、熱酸化により
シリコン酸化膜を形成する時に、絶縁体膜が酸化剤の酸
素の拡散のマスクとなり、酸素により金属シリサイドと
多結晶シリコン界面にシリコン酸化膜が形成されること
を防止できる。この結果、金属シリサイド膜のノ・ガレ
不良を大幅に低減できる長所がある。
て耐エツチング性に優れている為、エツチング条件の選
択性が増し、その結果、所望のエツチング形状を得るこ
とが可能となる。又、金属シリサイド膜上に気相成長法
による絶縁体膜を形成している為、金属シリサイドパタ
ーン形成後に、多結晶シリコン膜側壁に、熱酸化により
シリコン酸化膜を形成する時に、絶縁体膜が酸化剤の酸
素の拡散のマスクとなり、酸素により金属シリサイドと
多結晶シリコン界面にシリコン酸化膜が形成されること
を防止できる。この結果、金属シリサイド膜のノ・ガレ
不良を大幅に低減できる長所がある。
次に、本発明について図面を参照して説明する。
第１図（ａ）ないしくｄ）は本発明の一実施例に係るＭ
ＯＳトランジスタのゲート電極の形成工程について説明
するだめの断面図である。まず第１図ｔａｌの：うに、
半導体基板１上にシリコン酸化膜２、不純物を添加した
多結晶シリコン膜３、ＴｉＳｉ２ 。
ＯＳトランジスタのゲート電極の形成工程について説明
するだめの断面図である。まず第１図ｔａｌの：うに、
半導体基板１上にシリコン酸化膜２、不純物を添加した
多結晶シリコン膜３、ＴｉＳｉ２ 。
Ｗ８ｉ、などの金属シリサイド膜４、および、気相成長
法によるシリコン酸化膜５の４層膜を形成し、その上に
、フォトプロセス法により、フォトレジストパターン６
を形成する。それぞれの膜厚は、に、フォトレジスト６
をマスクとして、シリコン酸化膜５を食刻し、シリコン
酸化膜パターン５ａを形成する。つぎに同図（Ｃ１のよ
うに、シリコン酸化膜パターン５ａをマスクとして、金
属シリサイド膜４をエツチングし、金属シリサイドパタ
ーン４ａを形成する。この時のエツチング方法は、アル
カリ系薬品を用いた湿式エツチング法でも、ＣＦ４系ガ
スを用いたプラズマエツチング法でも良く、必要に応じ
て選択することができる。次に同図（ｄ）のように、シ
リコン酸化膜パターン４ａを用いて、多結晶シリコン膜
３を、ＣＣｌ４系ガスを用いた、異方性プラズマエツチ
ング法によりエツチングし、多結晶シリコン膜パターン
３ａを形成する。それカラ、ソース、ドレイン拡散、ソ
ース、ドレインの電極形成などを経てＭＯＳ）ランジス
タを完成する。
法によるシリコン酸化膜５の４層膜を形成し、その上に
、フォトプロセス法により、フォトレジストパターン６
を形成する。それぞれの膜厚は、に、フォトレジスト６
をマスクとして、シリコン酸化膜５を食刻し、シリコン
酸化膜パターン５ａを形成する。つぎに同図（Ｃ１のよ
うに、シリコン酸化膜パターン５ａをマスクとして、金
属シリサイド膜４をエツチングし、金属シリサイドパタ
ーン４ａを形成する。この時のエツチング方法は、アル
カリ系薬品を用いた湿式エツチング法でも、ＣＦ４系ガ
スを用いたプラズマエツチング法でも良く、必要に応じ
て選択することができる。次に同図（ｄ）のように、シ
リコン酸化膜パターン４ａを用いて、多結晶シリコン膜
３を、ＣＣｌ４系ガスを用いた、異方性プラズマエツチ
ング法によりエツチングし、多結晶シリコン膜パターン
３ａを形成する。それカラ、ソース、ドレイン拡散、ソ
ース、ドレインの電極形成などを経てＭＯＳ）ランジス
タを完成する。
以上、説明したように本発明は、金属シリサイド膜上に
、気相成長法による絶縁体膜を形成する。
、気相成長法による絶縁体膜を形成する。
この絶縁体膜を金属シリサイド膜及び多結晶シリコン膜
のパターン形成時のマスクとして使用することにより、
従来のフォトプロセス法のフォトレジストのマスクに比
べてエツチング条件の選択性が大幅に増加し、金属シリ
サイド膜及び多結晶シリコン膜のエツチング形状を任意
に調整できる効果がある。又、この絶縁体膜を多結晶シ
リコン漠の側壁を熱酸化するときの酸化剤の拡散のマス
クとして用いると、酸化時に、金属シリサイド膜と多結
晶シリコン膜界面にシリコン酸化膜が形成されるのを防
止でき、その結果、金属シリサイド膜のハガレ不良を大
幅に低減できる効果がある。
のパターン形成時のマスクとして使用することにより、
従来のフォトプロセス法のフォトレジストのマスクに比
べてエツチング条件の選択性が大幅に増加し、金属シリ
サイド膜及び多結晶シリコン膜のエツチング形状を任意
に調整できる効果がある。又、この絶縁体膜を多結晶シ
リコン漠の側壁を熱酸化するときの酸化剤の拡散のマス
クとして用いると、酸化時に、金属シリサイド膜と多結
晶シリコン膜界面にシリコン酸化膜が形成されるのを防
止でき、その結果、金属シリサイド膜のハガレ不良を大
幅に低減できる効果がある。
第１図（ａ）〜（ｄ）は、本発明の一実施例に係るＭＯ
Ｓトランジスタのゲート電極形成法を説明するための工
程順の断面図である。 １・・−・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・多結晶シリコン膜、３ａ・・・
・・・多結晶シリコン膜パターン、４・・・・・・金属
シリサイド膜、４ａ・・・・・・金属シリサイド膜パタ
ーン、５・・・・・・気相成長シリコン酸化膜、５；ｌ
・・・・・・気相成長酸化膜パターン、６・・・・・・
フォトレジストパターン。 代理人 弁理士 内 原 日１ −茶 ｆＴＩＪ
Ｓトランジスタのゲート電極形成法を説明するための工
程順の断面図である。 １・・−・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・多結晶シリコン膜、３ａ・・・
・・・多結晶シリコン膜パターン、４・・・・・・金属
シリサイド膜、４ａ・・・・・・金属シリサイド膜パタ
ーン、５・・・・・・気相成長シリコン酸化膜、５；ｌ
・・・・・・気相成長酸化膜パターン、６・・・・・・
フォトレジストパターン。 代理人 弁理士 内 原 日１ −茶 ｆＴＩＪ
Claims (1)
- 半導体基板上に、シリコン酸化膜、多結晶シリコン膜、
金属シリサイド膜及び気相成長法による絶縁体膜を順次
形成する工程と、フォトプロセス法を用いて該絶縁体膜
を部分的に食刻する工程と、残存する絶縁体膜をマスク
として前記金属シリサイド膜、及び多結晶シリコン膜を
順次エッチングする工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15550986A JPS6310572A (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15550986A JPS6310572A (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310572A true JPS6310572A (ja) | 1988-01-18 |
Family
ID=15607604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15550986A Pending JPS6310572A (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19516339B4 (de) * | 1994-06-08 | 2006-03-16 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung eines Halbleiterbauelementes mit niederohmiger Gateelektrode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115659A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS55120170A (en) * | 1979-03-12 | 1980-09-16 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type semiconductor device |
-
1986
- 1986-07-01 JP JP15550986A patent/JPS6310572A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115659A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS55120170A (en) * | 1979-03-12 | 1980-09-16 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19516339B4 (de) * | 1994-06-08 | 2006-03-16 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung eines Halbleiterbauelementes mit niederohmiger Gateelektrode |
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