JPS633434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS633434A JPS633434A JP14673886A JP14673886A JPS633434A JP S633434 A JPS633434 A JP S633434A JP 14673886 A JP14673886 A JP 14673886A JP 14673886 A JP14673886 A JP 14673886A JP S633434 A JPS633434 A JP S633434A
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- polycrystalline silicon
- etching
- oxide film
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は高抵抗多結晶シリコン層を有する半導体装ｒ
の製造方法に関する。
の製造方法に関する。
この発明は高抵抗多結晶シリコン層を有する半導体装ｒ
の製造方法において、高抵抗多結晶シリコン領域と低抵
抗多結晶シリコン領域のパターニングを行うとき、高抵
抗多結晶シリコンに比ベエノチング速度の高い低１氏抗
多結晶シリコン領域に、より厚い犠牲酸化膜を形成し低
抵抗多結晶ンリコンのエツチング開始時間を遅らせ、低
抵抗多結晶シリコンと高抵抗多結晶シリコンの異方性エ
ツチングの終点時間を一致させることにより、サイドエ
ツチングやエツチング残りに起因する砥抗値のバラツキ
を少なくするようにしたものである。
の製造方法において、高抵抗多結晶シリコン領域と低抵
抗多結晶シリコン領域のパターニングを行うとき、高抵
抗多結晶シリコンに比ベエノチング速度の高い低１氏抗
多結晶シリコン領域に、より厚い犠牲酸化膜を形成し低
抵抗多結晶ンリコンのエツチング開始時間を遅らせ、低
抵抗多結晶シリコンと高抵抗多結晶シリコンの異方性エ
ツチングの終点時間を一致させることにより、サイドエ
ツチングやエツチング残りに起因する砥抗値のバラツキ
を少なくするようにしたものである。
従来、第２図ａ ”−ｃに示すように、高抵抗多結晶シ
リコン１３および抵抗多結晶シリコン１３°のパターニ
ングをレジストパターン１５およびレジストパターン１
６を用いて、異方性エツチング法によって、同時に行お
うとすると、エツチング速度の低い高抵抗多結晶シリコ
ン領域にエツチング残り１７が生じやすかった。
リコン１３および抵抗多結晶シリコン１３°のパターニ
ングをレジストパターン１５およびレジストパターン１
６を用いて、異方性エツチング法によって、同時に行お
うとすると、エツチング速度の低い高抵抗多結晶シリコ
ン領域にエツチング残り１７が生じやすかった。
従来の方法によると、エツチング速度の低い高抵抗多結
晶シリコンにエンチング残りが生じやすく、これを除去
するためには、エツチング時間を十分長くする必要があ
るが、エツチング速度が比較的畜い低抵抗多結晶シリコ
ンでは過度のオーバエツチングを行うことになり、多結
晶シリコンのパターンサイズのバラツキが生しやすかっ
た。
晶シリコンにエンチング残りが生じやすく、これを除去
するためには、エツチング時間を十分長くする必要があ
るが、エツチング速度が比較的畜い低抵抗多結晶シリコ
ンでは過度のオーバエツチングを行うことになり、多結
晶シリコンのパターンサイズのバラツキが生しやすかっ
た。
そこで、この発明は、従来のこのような問題点を解決す
るため、高爪抗多結晶シリコンのエツチング残りや低抵
抗多結晶シリコンのサイドエツチングをなくし、多結晶
シリコンのパターニングを高い精度で行い、特にバラツ
キの少ない多結晶シリコン抵抗を形成することを目的と
する。
るため、高爪抗多結晶シリコンのエツチング残りや低抵
抗多結晶シリコンのサイドエツチングをなくし、多結晶
シリコンのパターニングを高い精度で行い、特にバラツ
キの少ない多結晶シリコン抵抗を形成することを目的と
する。
上記問題点を解決するために、この発明は、エツチング
速度の高い低抵抗多結晶シリコン表面に高抵抗多結晶シ
リコン表面より厚い二酸化シリコン膜を犠牲酸化膜とし
て成長させることにより、エツチング速度の異なる両者
のエツチング終点時間をほぼ同じにし、エツチング残り
やサイドエツチングを防止するようにした。
速度の高い低抵抗多結晶シリコン表面に高抵抗多結晶シ
リコン表面より厚い二酸化シリコン膜を犠牲酸化膜とし
て成長させることにより、エツチング速度の異なる両者
のエツチング終点時間をほぼ同じにし、エツチング残り
やサイドエツチングを防止するようにした。
上記のようにエツチング速度の高い低抵抗多結晶シリコ
ン表面に相対的に厚い二酸化シリコン膜を多結晶シリコ
ンの工、チングの際の犠牲酸化膜として成長させると、
高抵抗および低抵抗多結晶シリコンを同時にエツチング
させる場合、二酸化シリコン膜のエツチング速度Ｅ、い
犠牲酸化膜の膜厚の差を△ｔとすると△ｔ ／ Ｂ ｏ
ｘだけ低抵抗多多晶シリコンのエツチング開始時間が遅
れる。
ン表面に相対的に厚い二酸化シリコン膜を多結晶シリコ
ンの工、チングの際の犠牲酸化膜として成長させると、
高抵抗および低抵抗多結晶シリコンを同時にエツチング
させる場合、二酸化シリコン膜のエツチング速度Ｅ、い
犠牲酸化膜の膜厚の差を△ｔとすると△ｔ ／ Ｂ ｏ
ｘだけ低抵抗多多晶シリコンのエツチング開始時間が遅
れる。
従って、犠牲酸化膜の厚さを制御することによって高抵
抗多結晶シリコンと低抵抗多結晶シリコンのエツチング
終点時間を一致させることができるのである。
抗多結晶シリコンと低抵抗多結晶シリコンのエツチング
終点時間を一致させることができるのである。
〔実施例］
以下に、この発明の実施例を第１図（ａｌ〜（ｆｌを参
照して説明する。第１図の各工程（ａｌ〜（ｆ）は次の
通りである。
照して説明する。第１図の各工程（ａｌ〜（ｆ）は次の
通りである。
（ａ）半導体基板１の表面に厚いフィールド酸化膜２を
形成する。次に、通常の方法でノンドープ多結晶シリコ
ンを形成した後、このノンドープ多結晶シリコン全面に
リンなどの不純物をイオン注入し、所望の挺抗値を有す
る高抵抗多結晶シリコン３を形成する。この後、ＣＶＤ
酸化膜などを拡散マスク４としてリンを選択的に拡散し
、低抵抗多結晶シリコン３゛を形成する。
形成する。次に、通常の方法でノンドープ多結晶シリコ
ンを形成した後、このノンドープ多結晶シリコン全面に
リンなどの不純物をイオン注入し、所望の挺抗値を有す
る高抵抗多結晶シリコン３を形成する。この後、ＣＶＤ
酸化膜などを拡散マスク４としてリンを選択的に拡散し
、低抵抗多結晶シリコン３゛を形成する。
申）拡散マスク４を除去した後、熱酸化法によって多結
晶ソリコン表面に酸化膜を形成する。高抵抗多結晶シリ
コン３の上の熱酸化膜５に比べ低抵抗多結晶シリコン３
′の上の熱酸化膜５゛は厚くなる。不純物濃度の違いに
より、異なる厚さの熱酸化膜が自己整合的に形成される
。
晶ソリコン表面に酸化膜を形成する。高抵抗多結晶シリ
コン３の上の熱酸化膜５に比べ低抵抗多結晶シリコン３
′の上の熱酸化膜５゛は厚くなる。不純物濃度の違いに
より、異なる厚さの熱酸化膜が自己整合的に形成される
。
＋Ｃ１熱酸化膜表面に、抵抗および配線パターン形成用
レジストパターン６を通常のフォリングラフィ技術によ
って形成する。
レジストパターン６を通常のフォリングラフィ技術によ
って形成する。
（ｄｌ異方性エツチング法例えばりアクティブイオンエ
ツチングによって、熱酸化膜５および熱酸化膜５°をエ
ツチングし、続けて高抵抗多結晶ソリコンおよび低抵抗
多結晶シリコンをエツチングする。このとき、高抵抗多
結晶３上の熱酸化膜５はその厚さが低抵抗多結晶シリコ
ン３“上の２！Ｉ！酸化膜５°の厚さに比べ薄いため、
先にエツチング除去され高抵抗多結晶シリコン３が露出
し、高抵抗多結晶シリコンのエツチングが開始される。
ツチングによって、熱酸化膜５および熱酸化膜５°をエ
ツチングし、続けて高抵抗多結晶ソリコンおよび低抵抗
多結晶シリコンをエツチングする。このとき、高抵抗多
結晶３上の熱酸化膜５はその厚さが低抵抗多結晶シリコ
ン３“上の２！Ｉ！酸化膜５°の厚さに比べ薄いため、
先にエツチング除去され高抵抗多結晶シリコン３が露出
し、高抵抗多結晶シリコンのエツチングが開始される。
（ｅｌエツチング速度の低い高抵抗多結晶シリコン３の
エツチングが一定Ｎ進行した後、エツチング速度の高い
低抵抗多結晶シリコン３′のエツチングが開始するため
、両者のエツチングが開始される時間差によって、高抵
抗多結晶シリコン３と低抵抗多結晶シリコン３“のエツ
チングが同時に終了する。
エツチングが一定Ｎ進行した後、エツチング速度の高い
低抵抗多結晶シリコン３′のエツチングが開始するため
、両者のエツチングが開始される時間差によって、高抵
抗多結晶シリコン３と低抵抗多結晶シリコン３“のエツ
チングが同時に終了する。
（［１多結晶シリコンの異方性エツチングで用いたレジ
ストパターン６を除去した後、熱酸化膜５及び熱酸化膜
５°も除去する。
ストパターン６を除去した後、熱酸化膜５及び熱酸化膜
５°も除去する。
以上のような実施例において、不純物濃度の違いにより
熱酸化速度が異なることを利用して自己整合的に形成し
たより厚い熱酸化膜によって、エツチング速度の高い低
抵抗多結晶シリコン３”のエツチング開始時間を遅らせ
、エツチング速度の異なる高抵抗多結晶シリコン３と低
抵抗多結晶シリコン３°の異方性エツチングが同時に終
了するようにした。
熱酸化速度が異なることを利用して自己整合的に形成し
たより厚い熱酸化膜によって、エツチング速度の高い低
抵抗多結晶シリコン３”のエツチング開始時間を遅らせ
、エツチング速度の異なる高抵抗多結晶シリコン３と低
抵抗多結晶シリコン３°の異方性エツチングが同時に終
了するようにした。
この為、エツチング速度が不揃いのために必要なオーバ
ーエツチングを最小限にできるため、多結晶シリコンの
サイドエツチングを防止することができ、高抵抗多結晶
シリコン３及び低抵抗多結晶シリコン３′のパターニン
グにおける寸法精度が向上する。
ーエツチングを最小限にできるため、多結晶シリコンの
サイドエツチングを防止することができ、高抵抗多結晶
シリコン３及び低抵抗多結晶シリコン３′のパターニン
グにおける寸法精度が向上する。
この発明は、以上説明したように、エツチング速度のよ
り高い低抵抗多結晶シリコン上に、エツチング速度の低
い高抵抗多結晶シリコン上より厚い熱酸化膜を自己整合
的に形成するだけで、低抵抗多結晶シリコンのエツチン
グの開始時間を遅らせることができるので、高抵抗多結
晶シリコンと低抵抗多結晶シリコンのエツチングの終点
が同時になり、サイドエツチングの原因となるオーバー
エツチングを必要最小限にすることができるため、多結
晶シリコンのパターニングにおける寸法精度を向上させ
る効果がある。
り高い低抵抗多結晶シリコン上に、エツチング速度の低
い高抵抗多結晶シリコン上より厚い熱酸化膜を自己整合
的に形成するだけで、低抵抗多結晶シリコンのエツチン
グの開始時間を遅らせることができるので、高抵抗多結
晶シリコンと低抵抗多結晶シリコンのエツチングの終点
が同時になり、サイドエツチングの原因となるオーバー
エツチングを必要最小限にすることができるため、多結
晶シリコンのパターニングにおける寸法精度を向上させ
る効果がある。
第１図＋ａ）〜Ｉｎは、本発明の多結晶シリコン抵抗部
の製造方法を示す工程断面図、第２図ｉａｌ〜（Ｃ）は
従来の製造方法を示す工程断面図である。 １・・・半導体基板 ２・・・絶縁膜３・・・高抵
抗多結晶シリコン ３゛・・・低抵抗多結晶シリコン ５・・・熱酸化膜 ５゛・・・熱酸化膜 ６・・・レジストパターン 以上
の製造方法を示す工程断面図、第２図ｉａｌ〜（Ｃ）は
従来の製造方法を示す工程断面図である。 １・・・半導体基板 ２・・・絶縁膜３・・・高抵
抗多結晶シリコン ３゛・・・低抵抗多結晶シリコン ５・・・熱酸化膜 ５゛・・・熱酸化膜 ６・・・レジストパターン 以上
Claims (3)
- （１）半導体基板上に絶縁膜を形成した後、前記絶縁膜
上に高抵抗半導体膜を形成する工程と、前記高抵抗半導
体膜の一部を覆う第１のマスクパターンを形成する工程
と、前記第１のマスクパターンを用いて不純物を導入し
て、前記高抵抗半導体膜を選択的に低抵抗半導体膜にす
る工程と、前記第１のマスクパターンを除去した後、前
記第１のマスクパターンで覆われていた部分の高抵抗半
導体膜表面および前記低抵抗半導体膜表面に各々厚さの
異なる酸化膜を自己整合的に形成する工程と、前記高抵
抗半導体膜上の酸化膜と、前記低抵抗半導体膜上の酸化
膜の上にマスクパターンを形成する工程と、異方性エッ
チングにより高抵抗パターンおよび低抵抗パターンを同
時に形成する工程とを具備したことを特徴とする半導体
装置の製造方法。 - （２）前記高抵抗半導体膜は多結晶シリコンであること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）前記酸化膜は多結晶シリコンの熱酸化により形成
される二酸化シリコン膜であることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14673886A JPS633434A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14673886A JPS633434A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633434A true JPS633434A (ja) | 1988-01-08 |
Family
ID=15414476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14673886A Pending JPS633434A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228325A (ja) * | 1988-06-13 | 1990-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04241461A (ja) * | 1991-01-14 | 1992-08-28 | Matsushita Electric Works Ltd | 多結晶シリコン層を有する半導体素子の製造方法 |
-
1986
- 1986-06-23 JP JP14673886A patent/JPS633434A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228325A (ja) * | 1988-06-13 | 1990-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04241461A (ja) * | 1991-01-14 | 1992-08-28 | Matsushita Electric Works Ltd | 多結晶シリコン層を有する半導体素子の製造方法 |
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