JPS63106026A

JPS63106026A - 情報処理装置

Info

Publication number: JPS63106026A
Application number: JP61252195A
Authority: JP
Inventors: Masami Tsukagoshi; 塚越　正巳; Hideyuki Maehara; 前原　英行; Daisaku Oshima; 大島　大作
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-10-23
Filing date: 1986-10-23
Publication date: 1988-05-11
Also published as: JPH056208B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、複数種類の初期設定が可能な情報処理装置に
関する。

（ロ）従来の技術特公昭６０−３７９３８号には、初期設定用の複数種類
のプログラムをＲＯＭの分割した各ブロックに記憶する
と共に、このＲＯＭのアドレス入力端子のうち、下位ビ
ットを中央処理装置（以下、ＣＰＵと呼ぶ）のアドレス
バスに接続し、上位ビットを選択スイッチに接続した情
報処理装置が開示されており、ＣＰＵの同一アドレス空
間上に割り付けられた複数種類のプログラムは、選択ス
イッチにより、そのいずれかが選択される構成であった
。

（ハ）発明が解決しようとする問題点近年、技術の進歩に伴ない、複数の処理モードを有し各
モードで各々異なる機爺を実現するＣＰＵが開発されて
おり、このようなＣＰＵでは、各モードに応じた初期設
定を行なわなければならない。

このようなＣＰＵを用いてシステムを構成する場合、従
来技術を利用して、各モードに対応する初期設定プログ
ラムを、ＲＯＭの各々別のブロックに記憶し、選択スイ
ッチにより必要なプログラムを選択するようにすること
は、一応可能ではある。

しかしながら、オペレータは、通常、ＣＰＵがどのよう
なモードで動作すべきかといういうことまでは分からな
いので、選択スイッチによる方法は、実用に適さず、仮
に、オペレータが分かったとしても、スイッチ選択ミス
による誤動作を起こしやすいという問題がある。

（ニ）問題点を解決するための手段本発明は、電源投入により所定の状態に設定されプログ
ラム中の命令により内容が書換え可能なレジスタを設け
、初期設定用のプログラムを複数種類記憶したＲＯＭの
アドレス入力端子のうち、下位ビットをＣＰＵのアドレ
スバスに接続し、上位ビットを前記レジスタの出力端子
に接読したものである。

（ホ）作用本発明では、プログラム中の命令によりレジスタの内容
が書換えられ、このレジスタの内容によりＲＯＭのブロ
ックが選択されるので、ソフトウェアで初期設定用のプ
ログラムを選択するととが可能となり、人手を必要とし
ない。

（へ）実施例第１図は、本発明の実施例の構成を示すブロツ図であり
、（１）は初期設定の異なる第１及び第２モードで動作
可能なＣＰＵ、（２）はデータバス、（３）はアドレス
バス、（４）は外部からロードされるプログラム及びデ
ータを記憶するＲＡＭ、（５）はプログラムを記憶した
ディスク、（６）はフロッピーディスクドライブ装置Ｆ
ＤＤ、＜７）はフロッピーディスクコントローラＦＤＣ
，（８）は例えばＣＲＴＣコントローラ等のＩｌｏ、（
９）はパワーオンリセット回路、（１０）は４種類の初
期設定プログラムＩＮＦＩ〜Ｉ　ＮＦ２を記憶し、ＲＡ
Ｍ（４）と共にメインメモリを構成するＲＯＭ、（１１
）は入力端子りがデータバス（２）に接続され、ＣＰＵ
（１）のアウト命令によりデータが書込まれる２つのブ
リップフロップ（１２）及び（１３）より成るレジスタ
、（１４）はデコーダ（１５）、ＡＮＤゲート（１６）
、ワンショットマルチ回路（１７）より成り、ソフト的
にＣＰＵ（１）にリセットをかけるためのリセット回路
、（１８）はデコーダ、（１９）はＡＮＤゲート、（２
０）はＯＲゲートである。

そして、ＲＯＭ（１０）のアドレス入力端子Ａ０〜Ａ　
１４のうち、下位１３ビットＡ、〜Ａ１１はアドレスバ
ス（３）に接続されており、上位２ビツトＡＩ。

及びＡｌ１はレジスタ（１１）の出力ＱＡ及びＱｍに接
続されており、このレジスタ（１１）を構成するフリッ
プフロップ（１２）及び（１３）のクリア端子ＣＲは、
パワーオンリセット回路り９）の出力に接続されている
。

ＲＯＭ（１０）は、１ブロツクの容量が８にバイトの４
つのブロックより成り、第２図に示すように、ブロック
１〜ブロツク４に各々プログラムＩＮＦＩ〜ＩＮＰ４を
記憶する構成であり、これらの各ブロックは、ＣＰＵ（
１）のアドレス空間上では、第３図に示すように、同一
空間に割り付けられている。又、本実施例では、ＣＰＵ
（１）の第１モード及び第２モードに対応する初期設定
プログラムを、各々、プログラムＩＮＰＩ及びＩＮＰ２
として記憶している。

そこで、電源が投入きれると、パワーオンリセット回路
（９）からリセットパルスＲＴが発生し、ＣＰＵ（１）
、ＲＡＭ（４）、ｌ１０（８）等の全てがリセットされ
ると共に、レジスタ（１１）がクリアされて、その内容
’ＱＡＱＩＪが「００」になる。ＣＰＵ（１）はリセッ
トされると、予め定まった特定のメモリアドレス、ここ
では、ｏｏｏｏｏ。

Ｈを指定してその内容を読込もうとするが、この場合、
レジスタ（１１）によりＲＯＭ＜１０）の上位アドレス
Ａ　ｔ　ｓ及びＡｌ１がｒｏｏ」となっているので、Ｒ
ＯＭ（１０）のブロック１が選択きれ、プログラムＩＮ
ＰＩがＣＰＵ（１）により実行される。このため、ＣＰ
Ｕ（１）や、ＲＡＭ（４）、ＦＤＣ（７）、ｌ１０（８
）等のメモリ及び各種周辺デバイスは、第１モードに応
じた初期設定が為される。又、プログラムＩＮＰＩはブ
ートプログラムを含んでおり、ディスク（５）のプログ
ラムは、データバス（２）を介してＲＡ　Ｍ　（４）に
ロードされる。このようにして外部からプログラムがロ
ードされると、ＣＰＵ（１）は第１モードでロードされ
たプログラムの実行を開始する。

今、ロードされたプログラムの先頭に、レジスタ（１１
）の内容を「１０」に変更する命令が、そして、続いて
、ＣＰＵ（１）をリセットする命令が書かれであるとす
ると、ＣＰＵ（１）はアウト命令を用いてレジスタにｒ
ｌｏ」を書込み、書込み後、リセット回路（１４）を動
作させ、リセットパルスＳＲＴを発生させる。このリセ
ットパルスＳＲＴは、ＯＲゲート（２０）を介してＣＰ
Ｕ（１）をリセットするので、ＣＰＵ（１）は再びアド
レス００００００Ｈを指定する。ところが、この場合、
ＲＯＭ（１０）のアドレスビットＡ１．及びＡ、４はｒ
ｌｏ」となっているので、今度はブロック２が選択され
、プログラムＩＮＰ２がＣＰＵ（１＞により実行される
こととなる。従って、ＣＰ　Ｕ（１）　、　ＲＡＭ（４
）　。

ＦＤＣ（７）、ｌ１０（８）等は、今度は、第２モード
に応じた初期設定が為される。そして、この第２モード
でディスク（５）内の各種プログラムが実行きれること
になる。

このように、電源投入時は、常に第１モードの初期設定
が行なわれるが、ロードするプログラム中にレジスタ内
容を書換えるプログラムを書込んでおけば、人手を介す
ることなく、第２モードの初期設定が行なえる。勿論、
ＩＮＰ３やＩＮＰ４に対応する初期設定も、レジスタ（
１１）の内容を対応する値に書換えることにより、自由
に実行させることができる。

以上、特殊なＣＰＵを用いたシステムを例に上げて説明
したが、通常のＣＰＵを用いた場合でも、異なる初期設
定をソフト的に実現したいシステムでは、本発明は大い
に効果的である。

尚、ＲＯＭ（１０）の各ブロックに記憶するプログラム
としては、メモリや周辺デバイス等を初期化するための
プログラムだけでも良いし、ロード用のブートストラッ
ププログラムを含んでも良い。

（ト〉発明の効果本発明に依れば、複数の初期設定のうち、実行しようと
するプログラムに応じた初期設定を、人手を介すること
なく、行なうことができ、非常に実用的なシステムを実
現できるようになる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図はＲＯＭの内容を示す説明図、第３図はメインメモリ
のアドレス空間を示すメモリマ・ｙブ図である。（１）・・・ＣＰＵ、　　　（２）・・・データバス、
　（３）・・・アドレスバス、　（４）・　ＲＡＭ、　
　（１０）−ＲＯＭ。（１１）・・・レジスタ。

Claims

【特許請求の範囲】

（１）初期設定用のプログラムを複数種類記憶したＲＯ
Ｍを備え、該ＲＯＭのプログラムを中央処理装置が実行
することにより、システムの初期設定を行なう情報処理
装置において、電源投入により所定の状態に設定されプ
ログラム中の命令により内容が書換え可能なレジスタを
設け、前記ＲＯＭのアドレス入力端子のうち、下位ビッ
トを前記中央処理装置のアドレスバスに接続し、上位ビ
ットを前記レジスタの出力端子に接続したことを特徴と
する情報処理装置。