JPS63106831A - マイクロプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサシステムの開始アドレス
に関するものである。

〔従来の技術〕

第３図は、マイクロプロセッサとして例えばインテル８
０８５を用いた場合のもっとも基本的なシステム例を示
すものである。第３図において、１はマイクロプロセッ
サ、２はマイクロプロセッサｌへリセット信号ａを伝え
るリセット回路、３はアドレスデコーダ、４はプログラ
ムを記４．復しておくＲＯＭ、５は変更データ等を記憶
しておくＲＡＭ、６は外部機器とのインタフェースを行
なうＩＯ用ＩＣである。

次に動作について説明する。マイクロブ１１セツサ１の
内部レジスタ等を初期化するため、リセット回路２から
のリセット信壮ａはマイクロプロセッサ１に入力される
。マイクロプロセッサ１では、リセット信号ａの入力に
よって内部のプロゲラＪ・カウンタが”０”となり、リ
セット解除後にその値がアドレス端子より出力される。

この指定したアドレスをアドレスデコーダ３がデコード
し、“０”番地に割り付けられたＲＯＭ４を選択する。

このＲＯＭ４の先頭アドレスからコードを読み込み、命
令を解読し、ＲＡＭ５やＩＯ用ＩＣ６へのデータ書込み
、読込み等が実行され、また次の命令が格納されている
アドレスを出力する。これを繰り返すことによってＲＯ
Ｍ４に書き込まれているプログラムを順次実行していく
。

〔発明が解決しようとする問題点〕

従来のマイクロプロセッサシステムは以上のように構成
されているので、リセット解除後の開始アドレスが固定
されていて、プログラム作成の融通性に欠けるという問
題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、任意のアドレスからプロゲラ１
、の実行を可能にするマイクロブプロセッサシステムを
得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、マイクロプ
ロセッサからのリセット信号とリード信号とを入力して
イネーブル信号を出力するシフトレジスタと、イネーブ
ル信号により制御されるアドレスデコーダと、アドレス
デコーダの出力信号に対するゲートの開閉制御をイネー
ブル信号により行なうゲート回路と、このゲート回路か
らのチップセレクト信号とリード信号とを入力して開始
アドレスを決定するメモリとをシステムに設けるように
したものである。

〔作用〕

本発明においては、リセット後の開始アトｌ／スを任意
に設定できる。

〔実施例〕

本発明に係わるマイクロプロセッサシステムの一実施例
を第１図に示す。第１図において、７ばシフトレジスタ
、８はアドレスデコーダ、９はゲート回路である。第１
図において第３図と同一部分又は相当部分には同一符号
が付しである。

シフトレジスタ７のデータ入力端子りへは常に論理レベ
ル「１」が入力されており、トリガ入力端子Ｔへはマイ
クロプロセッサｌからのリード信号すが入力され、リセ
ット入力端子ＲＤへはマイクロプロセッサ１からのリセ
ット信号ａが入力される。シフトレジスタ７の３段目の
出力端子Ｑ２からのイネーブル信号Ｃは、アドレスデコ
ーダ８のイネーブル信号入力端子Ｅと開始アドレスを記
憶しているメモリのチップセレクト端子へのゲート回路
９の一方の入力側とにそれぞれ入力される。

チップセレクト端子へのゲート回路９の他方の入力側に
はアドレスデコーダ８の出力端子Ｙからの出力信号が入
力される。

第２図は開始アドレスを記憶しているメモリのチップセ
レクト信号が出力されるタイミングを示している。同図
で、第２図（ａ）はデータ入力端子りへの入力信号を示
し、第２図（ｂｌはリセット信号ａ、第２図（Ｃ）はリ
ード信号ｂ、第２図（ｄｉはイネーブル信号Ｃ１第２図
（ｅ）はアドレスデコーダ８のイネーブル信号入力端子
Ｅに入力されるイネーブル信号Ｃ１第２図（ｆ）はゲー
ト回路９から出力されるチップセレクト信号ｄを示す。

次に第１図のシステムの動作について第２図を用いて説
明する。マイクロプロセッサ１からのリセット信号ａ　
（第２開山））によってシフトレジスタ７から出力され
るイネーブル信号Ｃ（第２図（ｄ））を「０」にし、そ
の後のりセフＩ・解除（リセット信号ａのレベル＝［“
０−１）によりトリガ入力待ちとなる。トリガ入力端子
Ｔにはマイクロプロセッサ１からのリード信号ｂ（第２
図（Ｃ））が入力されているので、この信号すの入力に
よりシフトレジスタ７の機能が開始する。また、ＲＯＭ
４の入力端子ＯＥにもリード信号すが入力されている。

シフトレジスタ７の３段目の出力端子Ｑ２はリード信号
すが３回入力されるまでは「０」を維持し、その後は「
１」を出力する。この出力端子Ｑ２の出力信号としての
イネーブル信号Ｃは、ゲート回路９を通して開始アドレ
スを記憶しているメモリであるＲＯＭ４のチップセレク
ト端子Ｃ８につながっているので、イネーブル信号Ｃが
「０」のときは必ずチップセレクトがなされる。また、
・イネーブル信号Ｃはアドレスデコーダ８のイネーブル
信号入力端子Ｅに入力されているので（第２図ｉｅ＋参
照）、イネーブル信号ＣがｒＯＪの間はアドレスデコー
ダ８はチップセレクト信号を出力しない。

従って、マイクロプロセッサ１のりセフＩ”解除によっ
て一番最初に選択されるのは開始アドレスを記憶してい
るメモリであるＲＯＭ４となる。また、マイクロプロセ
ッサ１からのリード信号すが３回入力されるまでは、こ
のＲＯＭ４のチップセレクトがなされる。その結果、マ
イクロプロセッサＩは、イネーブル信号Ｃが１−〇」の
間、計３バイトの命令を読み出すことになる。このとき
指定されるアドレスは千ノブセレクトされているＲＯＭ
４内の先頭アドレスから３バイト分ということ番こなる
。この３バイトの領域にジャンプ命令を書き込んでおけ
ば、任意のアドレスに飛んで、そこから命令を実行する
ことになる。また、アドレスデコーダ８からのチップセ
レクト信号もゲート回路９に入力されているので、開始
アドレスを含むＲＯＭ４に割り付りたアドレスを指定し
た場合も、本来的にアクセスが可能となる。

なお、上記実施例では、シフトレジスタ７、アドレスデ
コーダ８を用いたものを示したが、論理回路を組み合わ
せて、これらの代わりに使用してもよい。また、上記実
施例では、シフトレジスタ７の出力端子の段数を３段目
としたが、必要なバイト数に応じて段数を変えてもよい
。

〔発明の効果〕

以上説明したように本発明は、マイクロプロセッサから
のリセット信号とリード信号とによりイネーブル信号を
発生し、このイネーブル信号によりアドレスデコーダと
ゲート回路を制御し、このゲート回路からのチップセレ
クト信号とリード信号とをメモリに入力して開始アドレ
スを決定することにより、開始アドレスをメモリに書き
込んでおくだけで任意のアドレスからプログラムを実行
できるので、プログラム作成の融通性に富むマイクロプ
ロセッサシステムを（ｉ↑ることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明に係わるマイクロプロセッサシステムの
一実施例を示す系統図、第２図はその動作を説明するた
めのタイムチャート、第３図は従来のマイクロプロセッ
サシステムを示す系統図である。 １・・・マイクロプロセッサ、２・・・リセット回路、
４・・・ＲＯＭ、７・・・シフトレジスタ、８・・・ア
ドレスデコーダ、９・・・ゲート回路、Ｄ・・・データ
入力端子、ＲＤ・・・リセット入力端子、Ｔ・・・トリ
ガ入力端子、Ｅ・・・イネーブル信号入力端子、ＯＥ・
・・入力端子、Ｃ８・・・チップセレクト端子、Ｙ、Ｑ
２・・・出力端子、Ｌｌ・・・アドレスバス、Ｌ　２・
・・データバス。

Claims (3)

【特許請求の範囲】
1. （１）マイクロプロセッサからのリセット信号とリード
   信号とを入力してイネーブル信号を出力するシフトレジ
   スタと、前記イネーブル信号により制御されるアドレス
   デコーダと、前記アドレスデコーダの出力信号に対する
   ゲートの開閉制御を前記イネーブル信号により行なうゲ
   ート回路と、このゲート回路からのチップセレクト信号
   と前記リード信号とを入力して開始アドレスを決定する
   メモリとを備えたことを特徴とするマイクロプロセッサ
   システム。
2. （２）チップセレクト信号は、マイクロプロセッサのリ
   セット信号によって発生することを特徴とする特許請求
   の範囲第１項記載のマイクロプロセッサシステム。
3. （３）ゲート回路は、他のデバイスのチップセレクトを
   禁止することを特徴とする特許請求の範囲第１項記載の
   マイクロプロセッサシステム。