JPS63107233A - アナログ・デイジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ・ディジタル変換回路さらには並列
比較型のアナログ・ディジタル変換回路に関し、例えば
、高分解能もしくは高階調のアナログ・ディジタル変換
を必要とするようなファクシミリの信号読み取り変換部
などに適用して有効な技術に関するものである。

〔従来技術〕

並列比較型のアナログ・ディジタル変換回路は、昭和５
９年１１月３０日オーム社発行のｒＬｓＩハンドブック
Ｊ’Ｐ６３６に記載されるように、量子化レベルに対応
した数だけコンパレータを並設し、アナログ入力電圧と
これら各量子化レベルとを並列的に比較し、どのレベル
のコンパレータが動作したかによりディジタル出力を得
るようになっている。

〔発明が解決しようとする問題点〕

ところで、並列比較型のアナログ・ディジタル変換回路
は、その並列変換の性質上逐次比較型のアナログ・ディ
ジタル変換回路に比べ極めて高速変換動作が可能である
が、量子化レベル数（階調数）に対応する数だけコンパ
レータが必要とされる関係上、多階調化或いは高分解能
化が制約されるという問題があった。即ち、多階調化或
いは高分解能化するには、それに従ってコンパレータの
数を著しく増大しなければならなくなってスペースファ
クタの観点から制約を受けると共に、コンパレータの数
に比例して消費電力が増大してしまう。したがって、本
発明者の検討によれば、ファクシミリや複写機などの画
像形成装置において中間階調の表現やカラー化を実現し
て画像を形成する際に、原稿情報などをアナログ的に読
み取ってそれをディジタル化する際の分解能を向上させ
るとき、並列比較型のアナログ・ディジタル変換回路を
用いて高速に変換動作を行うことに支障を生ずることが
明らかにされた。

本発明の目的は、階調数もしくは分解能に比べはるかに
少ない数の比較手段を用いて並列的にアナログ信号をデ
ィジタル変換することができるアナログ・ディジタル変
換回路を提供することを目的とするものである。

本発明の上記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、印加電圧を所定の刻みで分圧出力する分圧手
段、その分圧手段から出力される各分圧電圧とアナログ
入力信号とを並列的に比較する複数の比較手段、及び、
それら比較手段による比較結果に基づいてディジタル出
力を得るバイナリ変換手段から成る複数の単位量子化回
路が、前段の単位量子化回路に含まれる分圧手段で形成
される分圧電圧のうちアナログ入力信号レベルの直近に
おける前後の分圧電圧を、前段の単位量子化回路に含ま
れる比較手段による比較結果に基づいて次段の単位量子
化回路に含まれる分圧手段に出力する電圧出力手段を介
して従属接続されて成るものである。

〔作　用〕

上記した手段によれば従属接続された複数の単位量子化
回路の夫々から得られるディジタル出力が順次上位のビ
ットとされることにより、各単位量子化回路に含まれる
比較手段の夫々の数の積に等しい数の階調数が得られ、
それによって、ｔｌｔＹ調数もしくは分解能に比べては
るかに少ない数の比較手段を用いて並列的にアナログ信
号をディジタル変換することを達成するものである。

〔実施例〕

第１図は本発明に係るアナログ・ディジタル変換回路の
１実施例を示す回路図である。同図に示されるアナログ
ディジタル変換回路は、特に制限されないが、ファクシ
ミリや複写機などにおいて、原稿などに対する光学的な
走査によって得られる光電変換信号としてのアナログ信
号を所定の分解能若しくは階調数をもってディジタル変
換するものである。

第１図に示されるアナログ・ディジタル変換回路は、分
解能が５ビツト、言い換えるならアナログ入力信号を３
２階調でディジタル化するものであり、特に制限されな
いが、２段の単位量子化回路ＡＤＣ１及びＡＤＣ２によ
って構成される。

初段の単位量子化回路ＡＩ）Ｃ１は、量子化の基準判定
レベル（以下単に量子化レベルとも記す）を形成するた
めに入力端子ＶＨＩ及びＶＬＩから供給されるのフルス
ケール電圧ＶＦＳを概ね８等分の刻みで抵抗分圧する抵
抗分圧回路ＤＲ１，その抵抗分圧回路ＤＲＩから出力さ
れる量子化レベルとしての各分圧電圧とアナログ入力電
圧Ｖｉとを並列的に比較する８個の比較回路Ｃ０Ｍ１乃
至Ｃ０Ｍ８、及び、それら比較回路Ｃ０Ｍ１乃至Ｃ０Ｍ
８による比較結果に基づいてディジタル出力を得るバイ
ナリ変換回路ＢＣＩから構成される。

上記比較回路Ｃ０Ｍ１乃至Ｃ０Ｍ８の非反転入力端子に
アナログ入力電圧Ｖｊが供給されると、その電圧Ｖｉ以
下の量子化レベルとしての比較基準電位が供給される比
較回路は、全てハイレベルの信号を出力すると共に、逆
側の比較回路は全てロウレベルの信号を出力する。上記
バイナリ変換回路ＢＣＩは、特に制限されないが、それ
ら比較回路Ｃ０Ｍ１乃至Ｃ０Ｍ８におけるハイレベル出
力群とロウレベル出力群との出力を桁上げ信号のキャリ
ーとするような図示パイナリカウタなどによって、その
アナログ入力電圧Ｖｉを３ビツトのディジタル信号り。

乃至Ｄ２に変換する。また、バイナリ変換回路ＢＣ１は
、バイナリカウンタを用いる構成に限定されるものでは
なく、上記比較回路ＣＯＭＩ乃至Ｃ０Ｍ８におけるハイ
レベル出力群とロウレベル出力群の境界を図示しないゲ
ート回路によって求め、更にそれに基づいて後段の図示
しないエンコーダにより、アナログ入力電圧Ｖｉを３ビ
ツトのディジタル信号り。乃至Ｄ２に変換するように構
成することも可能である。

次段の単位量子化回路ＡＤＣ２は、比較基準電位として
の量子化レベルを形成するために入力端子ＶＨ２及びＶ
Ｌ２から供給される入力電圧を概ね４等分の刻みで抵抗
分圧する抵抗分圧回路ＤＲ２、その抵抗分圧回路ＤＲ２
から出力される量子化レベルとしての各分圧電圧とアナ
ログ入力電圧Ｖｉとを並列的に比較する４個の比較回路
Ｃ０Ｍ９乃至Ｃ０Ｍ１２、及び、それら比較回路Ｃ０Ｍ
９乃至Ｃ０Ｍ１２による比較結果に基づいてディジタル
出力を得るバイナリ変換回路ＢＣ２がら構成される。上
記比較回路Ｃ０Ｍ９乃至Ｃ０Ｍ１２の非反転入力端子に
アナログ入力電圧Ｖｉが供給されると、その電圧Ｖｉ以
下の量子化レベルとしての比較基準電位が供給される比
較回路は、全てハイレベルの信号を出力すると共に、逆
側の比較回路は全てロウレベルの信号を出力する。上記
バイナリ変換回路ＢＣ２は、上記バイナリ変換回路ＢＣ
Ｉと同様にして、それら比較回路Ｃ０Ｍ９乃至Ｃ０Ｍ１
２におけるハイレベル出力群とロウレベル出力群との出
力に基づいて、そのアナログ入力電圧Ｖｉを２ビツトの
ディジタル信号Ｄ３及びＤ４に変換する。

上記２段の単位量子化回路ＡＤＣ１及びＡＤＣ２は、前
段の単位量子化回路ＡＤＣ１に含まれる抵抗分圧回路Ｄ
ＲＩで形成される比較基準電圧としての分圧電圧のうち
アナログ入力電圧Ｖｉ直近における前後の分圧電圧を、
比較回路ＣＯＭＩ乃至Ｃ０Ｍ８による比較結果に基づい
て次段の単位量子化回路ＡＤＣ２に含まれる抵抗分圧回
路ＤＲ２の入力端子に出力する電圧出力手段としてのス
イッチ回路ＳＷを介して従属接続される。

上記スイッチ回路ＳＷは、特に制限されないが、比較回
路ＣＯＭＩ乃至Ｃ０Ｍ７の反転入力端子と上記抵抗分圧
回路ＤＲ２の一方の入力端子ＶＨ２とに夫々結合された
スイッチ素子としてのＮチャンネル型ＭＯ８ＦＥＴＱＨ
Ｉ乃至ＱＨ７、及び、比較回路Ｃ０Ｍ２乃至Ｃ０Ｍ８の
反転入力端子と上記抵抗分圧回路ＤＲ２の他方の入力端
子ＶＬ２とに夫々結合されたスイッチ素子としてのＮチ
ャンネル型ＭＯ８ＦＥＴＱＬ２乃至ＱＬ８を有する。

上記ＭＯ８ＦＥＴＱＨＩ乃至ＱＨ７のゲート電極とＭＯ
８ＦＥＴＱＬ２乃至ＱＬ８のゲート電極とは、相互に隣
合う比較回路における反転入力端子電圧を選択的に上記
抵抗分圧回路ＤＲ２の入力端子ＶＨ２及びＶＬ２に印加
可能に結合される。即ち、ＭＯ５ＦＥＴＱＨＩのゲート
電極とＭＯＦＥＴＱＬ２のゲート電極が相互に結合され
るような関係をもって相互に結合されている。

このようにして相互にゲート電極が結合されたＭＯ８Ｆ
ＥＴＱＨ１乃至ＱＨ７とＭＯ３ＦＥＴＱＬ２乃至ＱＬ８
とを選択的にスイッチ制御するため、上記比較回路ＣＯ
ＭＩ乃至Ｃ０Ｍ８のうち、夫々隣合う比較回路の出力信
号を並列的に受ける７段の２入力型イクスクルッシブ・
オア回路ＥＸＯＲＩ乃至ＥＸＯＲ７が設けられ、それら
イクスクルッシブ・オア回路ＥＸＯＲＩ乃至ＥＸＯＲ７
の出力端子は、夫々に対応するＭＯＳＦＥＴのゲートｆ
Ｆｉｔａに結合される。即ち、イクスクルッシブ・オア
回路ＥＸＯＲＩ（７）出力端子がＭＯ８ＦＥＴＱＨｌ及
びＱＬ２のゲート電極に結合されるような関係をもって
接続される。斯るイクスクルッシブ・オア回路ＥＸＯＲ
Ｉ乃至ＥＸＯＲ７は、その２人力がハイレベル及びロウ
レベルにされた場合にハイレベルの信号を出力する。し
たがって、上記比較回路ＣＯＭＩ乃至Ｃ０Ｍ８の非反転
入力端子にアナログ入力電圧Ｖｉが供給されると、その
電圧Ｖｉ以下の量子化レベルとしての比較基準電位が供
給される比較回路は、全てハイレベルの信号を出力する
と共に、逆側の比較回路は全てロウレベルの信号を出力
するが、そのとき上記イクスクルッシブ・オア回路ＥＸ
ＯＲＩ乃至ＥＸＯＲ７は、それら比較回路ＣＯＭＩ乃至
Ｃ０Ｍ８におけるハイレベル出力群とロウレベル出力群
との境界に位置する一対の比較回路から出力される信号
を受けるものがハイレベルとされる。例えば、アナログ
入力電圧Ｖｉが抵抗分圧回路ＤＲＩのノードＡの電位及
びノードＢの電位の間にある場合、それらノードＡ及び
Ｂの電位を夫々比較基準電位として反転入力端子に受け
る比較回路Ｃ０Ｍ４及びＣ０Ｍ５の出力信号がロウレベ
ル及びハイレベルにされて、それら出力信号が入力され
るイクスクルッシブ・オア回路ＥＸＯＲ５の出力信号が
ハイレベルにされる結果、上記ＭＯ８ＦＥＴＱＨ５及び
ＭＯ８ＦＥＴＱＬ６がオン状態に制御され、次段の抵抗
分圧回路ＤＲ２には、ノードＡ及びＢの電位がその入力
端子ＶＨ２及びＶＬ２に供給される。

したがって、その場合における単位量子化回路ＡＤＣ２
は、ノードＡ及びＢの電位をさらに抵抗分圧回路ＤＲ２
で４等分して得られる夫々の量子化レベルを比較基準電
位としてアナログ入力電圧Ｖｉを量子化して２ビツトの
ディジタル信号Ｄ３及びＤ４に変換する。

このように、初段の単位量子化回路ＡＤＩは、アナログ
入力電圧Ｖｉをフルスケール電圧ＶＦＳに対して８階調
で量子化して３ビツトのディジタル信号Ｄ０乃至Ｄ２に
変換し、更に、次段の単位量子化回路ＡＤＣ２は、初段
の単位量子化回路ＡＤＣ１に含まれる抵抗分圧回路ＤＲ
Ｉで形成される比較基準電位のうちアナログ入力電圧レ
ベルの直近における前後の比較基準電位を相対的なフル
スケールとしてアナログ入力電圧を４階調で量子化して
２ビツトのディジタル信号り、及びＤ４に変換する・単
位量子化回路ＡＤＣ２における変換動作において、その
比較基準電位は、上記したように、初段の単位量子化回
路ＡＤＣ１に含まれる抵抗分圧回路ＤＲＩで形成される
比較基準電位のうちアナログ入力電圧レベルの直近にお
ける前後の比較基準電位を相対的なフルスケールとして
４階調に形成されるから、その単位量子化回路ＡＤＣ２
によって得られるディジタル信号Ｄ３及びＤ４は、初段
の単位量子化回路ＡＤＣ１によって得られるディジタル
信号り。乃至Ｄ２に対して下位のビットを構成すること
になり、それによって、本実施例のアナログ・ディジタ
ル変換回路は、アナログ入力電圧Ｖｉを、１２個の比較
回路Ｃ０Ｍ１乃至Ｃ０Ｍ１２によって総計３２階調で５
ビツトにディジタル変換可能とされる。

上記実施例によれば以下の作用効果を得るものである。

（１）初段の単位量子化回路ＡＤＩは、アナログ入力電
圧Ｖｉをフルスケール電圧ＶＦＳに対して８階調で量子
化して３ビツトのディジタル信号り。乃至Ｄ２に変換し
、更に、次段の単位量子化回路ＡＤＣ２は、初段の単位
量子化回路ＡＤＣ１に含まれる抵抗分圧回路ＤＲＩで形
成される比較基準電位のうちアナログ入力電圧レベルの
直近における前後の比較基準電位を相対的なフルスケー
ルとしてアナログ入力電圧Ｖｉを４階調で量子化して２
ビツトのディジタル信号Ｄ３及びＤ４に変換するという
作用により、その単位量子化回路ＡＤＣ２によって得ら
れるディジタル信号り、及びＤ４は、初段の単位量子化
回路ＡＤＣ１によって得られるディジタル信号り。乃至
Ｄ２に対して下位のビットを構成することになり、それ
によって、本実施例のアナログ・ディジタル変換回路は
、アナログ入力電圧Ｖｉを、１２個の比較回路ＣＯＭＩ
乃至Ｃ０Ｍ１２によって総計３２階調で５ビツトにディ
ジタル変換することができる。

（２）上記作用効果より、各単位量子化回路ＡＤＣ１及
びＡＤＣ２に含まれる比較回路の夫々の数の積に等しい
数の階調数を得ることができ、それによって、階調数も
しくは分解能に比べてはるかに少ない数の比較回路を用
いて並列的にアナログ信号をディジタル変換することが
できる。

（３）上記作用効果より、比較回路の増大を抑制するこ
とができることにより、スペースファクタ及び低消費電
力の観点から、並列比較形式によるアナログ・ディジタ
ル変換回路の多階調化或いは高分解能化を実現すること
ができる。

（４）上記作用効果より、ファクシミリや複写機などの
画像形成装置において中間階調の表現やカラー化を実現
して画像を形成する際に、原稿情報などをアナログ的に
読み取ってそれをディジタル化する際の分解能を向上さ
せるとき、並列比較型のアナログ・ディジタル変換回路
を用いて高速にその変換動作を行うことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

例えば、上記実施例では、２段の単位量子化回路ＡＤＣ
１及びＡＤＣ２を電圧出力手段としてのスイッチ回路Ｓ
Ｗを介して従属接続して構成したが、第２図に示される
ように３段の単位量子化回路ＡＤＣｌ乃至ＡＤＣ３を２
段のスイッチ回路ＳＷ１及びＳＷ２を介して順次従属接
続して成るような３段構成、或いはそれ以上の多段構成
にすることもできる。その場合の階調数は、各単位量子
化回路に含まれる比較回路の夫々の数の積に等しい数と
される。また、単位量子化回路を３段以上従属接続して
構成する場合、第２段目のスイッチ回路の出力を第１段
目のスイッチ回路に帰還させて新たに相対的なフルスケ
ール電圧を第２段目の単位量子化回路に印加するように
構成すれば、３段目以降の回路構成を第２段目の単位量
子化回路及びスイッチ回路によって実質的に置き換える
ことができる。更に１分圧手段、バイナリ変換手段、及
び電圧出力手段は、上記実施例に限定されるものではな
く、その具体的構成を適宜変更することができる。

以上の説明では主として本発明をその背景となった利用
分野である高速変換動作及び高分解能が要求されるよう
なファクシミリや複写機などに適用した場合について説
明したが、それに限定されるものではなく、アナログ・
ディジタル変換を必要とする種々の装置に適用すること
ができる１本発明は、少なくともアナログ信号を並列比
較形式によってディジタル変換する条件のものに適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、印加電圧を所定の刻みで分圧出力する分圧手
段、その分圧手段から出力される各分圧電圧とアナログ
入力信号とを並列的に比較する複数の比較手段、及び、
それら比較手段による比較結果に基づいてディジタル出
力を得るバイナリ変換手段から成る複数の単位量子化回
路が、前段の単位量子化回路に含まれる分圧手段で形成
される分圧電圧のうちアナログ入力信号レベルの直近に
おける前後の分圧電圧を、比較手段による比較結果に基
づいて次段の単位量子化回路に含まれる分圧手段に出力
する電圧出力手段を介して従属接続されて成るから、従
属接続された複数の単位量子化回路の夫々から得られる
ディジタル出力が順次上位のビットとされることにより
、各単位量子化回路に含まれる比較手段の夫々の数の積
に等しい数の階調数が得られ、それによって、階調数も
しくは分解能に比べてはるかに少ない数の比較手段を用
いて並列的にアナログ信号をディジタル変換することが
できる。

【図面の簡単な説明】

第１図は本発明に係るアナログ・ディジタル変換回路の
１実施例を示す回路図、 第２図は本発明の他の実施例を概略的に示す回路図であ
る。 ＡＤＣｌ及びＡＤＣ２・・・単位量子化回路、ＤＲｌ及
びＤＲ２・・・抵抗分圧回路、ＣＯＭＩ乃至ＣＯＭ１２
・・・比較回路、ＢＣＩ及びＢＣ２・・・バイナリ変換
回路、ＳＷ・・・スイッチ回路、ＱＨＩ乃至ＱＨ７・・
・ＭＯＳＦＥＴ、ＱＬ２乃至ＱＬ８−“°ＭＯ８ＦＥＴ
、ＥＸＯＲＩ乃至Ｅ　Ｘ　ＯＲ７−・・イクスクルッシ
ブ・オア回路、Ｖｉ・・・アナログ入力電圧、ＶＦＳ・
・・フルスケール電圧、Ｄ、乃至Ｄ４・・・ディジタル
信号。

Claims (1)

1. 【特許請求の範囲】 １、印加電圧を所定の刻みで分圧出力する分圧手段、そ
   の分圧手段から出力される各分圧電圧とアナログ入力信
   号とを並列的に比較する複数の比較手段、及び、それら
   比較手段による比較結果に基づいてディジタル出力を得
   るバイナリ変換手段から成る複数の単位量子化回路が、
   前段の単位量子化回路に含まれる分圧手段で形成される
   分圧電圧のうちアナログ入力信号レベルの直近における
   前後の分圧電圧に等しい電圧を、上記比較手段による比
   較結果に基づいて次段の単位量子化回路に含まれる分圧
   手段に出力する電圧出力手段を介して従属接続されて成
   ることを特徴とするアナログ・ディジタル変換回路。 ２、上記電圧出力手段は、夫々隣合う比較手段の出力信
   号を受ける２入力型のイクスクルッシブ・オア回路と、
   夫々のイクスクルッシブ・オア回路の入力端子に結合さ
   れている比較手段に供給される分圧電圧を、当該イクス
   クルッシブ・オア回路の出力信号に基づいて出力可能と
   するスイッチ素子とを備えるものであることを特徴とす
   る特許請求の範囲第１項に記載のアナログ・ディジタル
   変換回路。