JPS63107312A - ｍ系列符号発生器 - Google Patents
ｍ系列符号発生器Info
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- JPS63107312A JPS63107312A JP61253993A JP25399386A JPS63107312A JP S63107312 A JPS63107312 A JP S63107312A JP 61253993 A JP61253993 A JP 61253993A JP 25399386 A JP25399386 A JP 25399386A JP S63107312 A JPS63107312 A JP S63107312A
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000010931 gold Substances 0.000 claims abstract description 41
- 229910052737 gold Inorganic materials 0.000 claims abstract description 41
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- 238000010586 diagram Methods 0.000 description 9
- 101100508790 Schizosaccharomyces pombe (strain 972 / ATCC 24843) png2 gene Proteins 0.000 description 4
- 101000603761 Homo sapiens Peptide-N(4)-(N-acetyl-beta-glucosaminyl)asparagine amidase Proteins 0.000 description 1
- 102100038551 Peptide-N(4)-(N-acetyl-beta-glucosaminyl)asparagine amidase Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はディジタルデータのｍ系列符号発生装置に関す
る。
る。
Ｂ０発明の概要
本発明によるｍ系列符号発生器は、二つのｍ系列符号入
力をｍ ｏ ｄ 、 ２ で加算するためのＦＯＲゲー
トの出力を入力とし、クロックの立上りまたは立下りエ
ツジに同期するＧＯＬＤ符号を出力するためのフリップ
フロップ回路を内蔵する。
力をｍ ｏ ｄ 、 ２ で加算するためのＦＯＲゲー
トの出力を入力とし、クロックの立上りまたは立下りエ
ツジに同期するＧＯＬＤ符号を出力するためのフリップ
フロップ回路を内蔵する。
また、１チツプ位相の進んだｍ系列符号の入出力を可能
とし、この符号と上記ＦＯＲゲートおよびフリップフロ
ップを用い、ｍ系列符号発生器のシフトレジスタと同期
のクロックでトリガをかけ５ｍ系列符号と同位相、同タ
イミングのＧＯＬＤ符号出力を可能とする。
とし、この符号と上記ＦＯＲゲートおよびフリップフロ
ップを用い、ｍ系列符号発生器のシフトレジスタと同期
のクロックでトリガをかけ５ｍ系列符号と同位相、同タ
イミングのＧＯＬＤ符号出力を可能とする。
さらに、二つのｍ系列符号入力をｍｏｄ、２ で加算す
るためのＦＯＲゲートの一方の入力に関し、ｍ系列符号
入力を行なうか、″低″レベルに固定するかによって同
一の出力端子からＧＯＬＤ符号とｍ系列符号を切り換え
て出力可能である。
るためのＦＯＲゲートの一方の入力に関し、ｍ系列符号
入力を行なうか、″低″レベルに固定するかによって同
一の出力端子からＧＯＬＤ符号とｍ系列符号を切り換え
て出力可能である。
Ｃ１従来の技術
ＧＯＬ’Ｄ符号は、第８図に示すように、クロックに同
期する二つのｍ系列符号ＰＮＩ およびＰＮ２ を
排他的論理和（以下本明細書においてはＦＯＲと略記す
る。）ゲートを用い、ｍｏｄ。
期する二つのｍ系列符号ＰＮＩ およびＰＮ２ を
排他的論理和（以下本明細書においてはＦＯＲと略記す
る。）ゲートを用い、ｍｏｄ。
２で加算することにより生成される（例えば特願昭第６
１−４６３０８８号）、第８図中、ＰＮＧＩ および
ＰＮＧ２ はｍ系列符号発装置。
１−４６３０８８号）、第８図中、ＰＮＧＩ および
ＰＮＧ２ はｍ系列符号発装置。
Φは排他的論理和ゲートを表わす。
さて、ｍ系列符号発生器 ＩＣとしては、例えば第９図
に示すような構成が知られている。第９図中、Ｇｉは初
期値設定とシフトレジスタ動作の切換えを行なうステア
リングゲート、ＳＲｉはシフトレジスタを構成するフリ
ップフロップ、ＣＬＫ は供給クロック、ＳＴＢ はＰ
ＮＧ初期化信号、３丁はチップセレクト、ＬＥ はラッ
チｅｎａｂｌｅ、 Ｄ Ａ Ｔ Ｏ＝ ｎ はデータ、
５ＥＬＯ〜１ はデータセレクト、ＦＢＯは帰還用入力
端子。
に示すような構成が知られている。第９図中、Ｇｉは初
期値設定とシフトレジスタ動作の切換えを行なうステア
リングゲート、ＳＲｉはシフトレジスタを構成するフリ
ップフロップ、ＣＬＫ は供給クロック、ＳＴＢ はＰ
ＮＧ初期化信号、３丁はチップセレクト、ＬＥ はラッ
チｅｎａｂｌｅ、 Ｄ Ａ Ｔ Ｏ＝ ｎ はデータ、
５ＥＬＯ〜１ はデータセレクト、ＦＢＯは帰還用入力
端子。
ＦＢＩ は初段ステアリングへの入力端子。
ＣＡＳ はカスケード接続用出力、ＦＢ２ はスリース
テート出力、ＰＮ は符号出力、ＦＢＣＮＴはスリース
テート出力マルチプレクサの制御入力端子を表わす。
テート出力、ＰＮ は符号出力、ＦＢＣＮＴはスリース
テート出力マルチプレクサの制御入力端子を表わす。
しかしながら、ＩＣ内部にＧＯＬＤ符号発生回路が装備
されたものは無く、したがって、ＧＯＬＤ符号生成時に
は、第１０図の例のように、外部回路ＥＸ を必要とし
ていた。第１０図において、ＰＮＧＩ、ＰＮＧ２ は
それぞれｍ系列符号発生 ＩＣ、ＦＯＲは排他的論理和
ゲート、Ｄ−ＦＦ はＤ フリップフロップである。
されたものは無く、したがって、ＧＯＬＤ符号生成時に
は、第１０図の例のように、外部回路ＥＸ を必要とし
ていた。第１０図において、ＰＮＧＩ、ＰＮＧ２ は
それぞれｍ系列符号発生 ＩＣ、ＦＯＲは排他的論理和
ゲート、Ｄ−ＦＦ はＤ フリップフロップである。
第１０図の各部の波形を第１１図に示すが、縦令ＰＮＧ
Ｉ、ＰＮＧ２ に同種の ＩＣを用いても、クロック
入力からｍ系列符号出力までの伝搬遅延時間にはばらつ
きがあるため、ＦＯＲゲートの出力をＧＯＬＤ符号とし
て用いる場合には、ＦＯＲゲートの出力が所望の状態に
安定した後、ＰＮＧＩ、ＰＮＧ２ を同じクロックで
同期化してＧＯＬＤ符号を得るのが一般的である。
Ｉ、ＰＮＧ２ に同種の ＩＣを用いても、クロック
入力からｍ系列符号出力までの伝搬遅延時間にはばらつ
きがあるため、ＦＯＲゲートの出力をＧＯＬＤ符号とし
て用いる場合には、ＦＯＲゲートの出力が所望の状態に
安定した後、ＰＮＧＩ、ＰＮＧ２ を同じクロックで
同期化してＧＯＬＤ符号を得るのが一般的である。
そのため、第１２図に示すようにＧＯＬＤ符号はｍ系列
符号より、１チツプ（クロック１周期分）遅れて出力さ
れる。このようなｍ系列符号に対するＧＯＬＤ符号の位
相遅れは、 ＩＣ外部でＧＯＬＤ 符号を生成する限り
避けられない問題であった。
符号より、１チツプ（クロック１周期分）遅れて出力さ
れる。このようなｍ系列符号に対するＧＯＬＤ符号の位
相遅れは、 ＩＣ外部でＧＯＬＤ 符号を生成する限り
避けられない問題であった。
Ｄ０発明が解決しようとする問題点
本発明の目的は、ｍ系列符号発生 ＩＣ内にＧＯＬＤ符
号発生回路を内蔵し、外部回路なしで、容易にＧＯＬＤ
符号を発生可能とすること、およびクロックに同期し、
ｍ系列符号と同位相のＧＯＬＤ符号を得ることを可能と
するｍ系列符号発生器を提供することである。
号発生回路を内蔵し、外部回路なしで、容易にＧＯＬＤ
符号を発生可能とすること、およびクロックに同期し、
ｍ系列符号と同位相のＧＯＬＤ符号を得ることを可能と
するｍ系列符号発生器を提供することである。
Ｅ０問題点を解決するための手段
上記目的を達成するために、本発明によるｍ系列符号発
生器は、二つのｍ系列符号の排他的論理和を行なう排他
的論理ゲートと、ハザードを取り除き、クロックと同期
化するフリップフロップとを含んで成るｍ系列符号発生
手段を具備することを要旨とする。
生器は、二つのｍ系列符号の排他的論理和を行なう排他
的論理ゲートと、ハザードを取り除き、クロックと同期
化するフリップフロップとを含んで成るｍ系列符号発生
手段を具備することを要旨とする。
上記ハザードを取り除き、クロックと同期化するフリッ
プフロップに入力される信号は、他のＩＣからのｍ系列
符号入力と第１のＤフリップフロップの出力の排他的論
理和と、クロック信号であるか、他の ＩＣからのｍ系
列符号入力と第１のＤ フリップフロップの出力の排他
的論理和と、クロック信号の逆相信号であるか、または
他の ＩＣからのｍ系列符号入力と第１のＤフリップフ
ロップの入力の排他的論理和と、クロック信号である Ｆ０作用 第４図にｍ系列符号発生器の２通りの基本構成を示す。
プフロップに入力される信号は、他のＩＣからのｍ系列
符号入力と第１のＤフリップフロップの出力の排他的論
理和と、クロック信号であるか、他の ＩＣからのｍ系
列符号入力と第１のＤ フリップフロップの出力の排他
的論理和と、クロック信号の逆相信号であるか、または
他の ＩＣからのｍ系列符号入力と第１のＤフリップフ
ロップの入力の排他的論理和と、クロック信号である Ｆ０作用 第４図にｍ系列符号発生器の２通りの基本構成を示す。
いずれもシフトレジスタを構成するが、同図（ａ）では
各フリップフロップの出力をスイッチＳＷ２〜 Ｓ Ｗ
ｎ により選択し、これらをＦＯＲで演算し、初段
のフリップフロップに帰還する構成、（ｂ）では最終段
のフリップフロップの出力をスイッチＳＷ２〜Ｓ Ｗ
ｎ で選択し、各フリップフロップの出力と ＦＯＲ演
算を行なわせる構成となっている。一般に前者は単純型
、後者はモジュラ型と呼ばれる。シフトレジスタのどの
フリップフロップの出力を符号出力端子として選ぶかに
より位相は異なってくるが、同種のｍ系列符号が得られ
る。しかし、シフトレジスタの段数を変更した場合に不
都合が生じないように、初期の出力が符号出力端子とし
て選ばれることが多い。
各フリップフロップの出力をスイッチＳＷ２〜 Ｓ Ｗ
ｎ により選択し、これらをＦＯＲで演算し、初段
のフリップフロップに帰還する構成、（ｂ）では最終段
のフリップフロップの出力をスイッチＳＷ２〜Ｓ Ｗ
ｎ で選択し、各フリップフロップの出力と ＦＯＲ演
算を行なわせる構成となっている。一般に前者は単純型
、後者はモジュラ型と呼ばれる。シフトレジスタのどの
フリップフロップの出力を符号出力端子として選ぶかに
より位相は異なってくるが、同種のｍ系列符号が得られ
る。しかし、シフトレジスタの段数を変更した場合に不
都合が生じないように、初期の出力が符号出力端子とし
て選ばれることが多い。
本発明によるｍ系列符号発生器は第１図、第２図または
第３図の（ａ）に示すように構成され、ここではモジュ
ラ型初段出力を例にとり構成しているが、単純型、また
いずれの段の出力にも適応可能である。いずれも ｍｏ
ｄ、２ の加算を行なうＥＯＲｇ と、ハザードを
取り除き、クロックと同期化するためのＤ−ＦＦｇ か
ら構成され、それぞれ各回の（ｂ）のように接続し、容
易にＧＯＬＤ 符号を得ることができる。
第３図の（ａ）に示すように構成され、ここではモジュ
ラ型初段出力を例にとり構成しているが、単純型、また
いずれの段の出力にも適応可能である。いずれも ｍｏ
ｄ、２ の加算を行なうＥＯＲｇ と、ハザードを
取り除き、クロックと同期化するためのＤ−ＦＦｇ か
ら構成され、それぞれ各回の（ｂ）のように接続し、容
易にＧＯＬＤ 符号を得ることができる。
Ｇ、実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第２図および第３図において、ＰＮはｍ系列符号出力端
子、ＧＣＮは他の ＩＣからのｍ系列符号入力端子、
ＧＯＬＤ はＧＯＬＤ符号出力端子である。ＥＯＲｇ
の一方の入力はｍ系列符号出力段のＤ−ＦＦ （Ｄ−Ｆ
ＦＩ ）の出力に、もう一方の入力はＧＣＮ端子に接続
され、出力はＤ−ＦＦｇ の Ｄ入力に接続される。
子、ＧＣＮは他の ＩＣからのｍ系列符号入力端子、
ＧＯＬＤ はＧＯＬＤ符号出力端子である。ＥＯＲｇ
の一方の入力はｍ系列符号出力段のＤ−ＦＦ （Ｄ−Ｆ
ＦＩ ）の出力に、もう一方の入力はＧＣＮ端子に接続
され、出力はＤ−ＦＦｇ の Ｄ入力に接続される。
Ｄ−ＦＦｇ は第２図ではＤ−ＦＦＩ 〜Ｄ−ＦＦｎ
と同相、第３図では逆相のクロックが入力され、ＧＯＬ
Ｄ符号がＧＯＬＤ端子からクロックに同期して出力され
る。
と同相、第３図では逆相のクロックが入力され、ＧＯＬ
Ｄ符号がＧＯＬＤ端子からクロックに同期して出力され
る。
第１図において、ＧＣＮ、ｌ、ｕｔは １チップ位相の
進んだｍ系列符号の出力端子、Ｇ ＣＮ ｓ 、は他の
ＩＣからの １チップ位相の進んだｍ系列符号の入力
端子である。Ｃ０ＤＥ は、 ＧＣＮ□。
進んだｍ系列符号の出力端子、Ｇ ＣＮ ｓ 、は他の
ＩＣからの １チップ位相の進んだｍ系列符号の入力
端子である。Ｃ０ＤＥ は、 ＧＣＮ□。
に １チップ位相の進んだｍ系列符号が入力される場合
には、ＧＯＬＤ符号出力端子に、Ｇ ＣＮ １ 、を低
”レベルに固定した場合にはｍ系列符号出力端子となる
。ＥＯＲｇ の一方の入力はｍ系列符号出力段のＤ−Ｆ
Ｆ（Ｄ−ＦＦＩ ）の入力に、他方の入力はＧＣＮｌ、
端子に接続され、出力はＤ−ＦＦｇ のＤ入力に接続さ
れる。
には、ＧＯＬＤ符号出力端子に、Ｇ ＣＮ １ 、を低
”レベルに固定した場合にはｍ系列符号出力端子となる
。ＥＯＲｇ の一方の入力はｍ系列符号出力段のＤ−Ｆ
Ｆ（Ｄ−ＦＦＩ ）の入力に、他方の入力はＧＣＮｌ、
端子に接続され、出力はＤ−ＦＦｇ のＤ入力に接続さ
れる。
第２図に示す構成１は、第９図のＧＯＬＤ符号生成部を
ＩＣ内に装備したものであり、Ｄ−ＦＦｇ により
データの出力をクロック１周期遅らせ、ＥＯＲｇ 出力
のハザードを取り除き、出力する。したがって、この構
成では、ｍ系列符号に対し、ＧＯＬＤ符号が １チツプ
遅れて出力される欠点がある。
ＩＣ内に装備したものであり、Ｄ−ＦＦｇ により
データの出力をクロック１周期遅らせ、ＥＯＲｇ 出力
のハザードを取り除き、出力する。したがって、この構
成では、ｍ系列符号に対し、ＧＯＬＤ符号が １チツプ
遅れて出力される欠点がある。
第３図に示す構成２はこの欠点を緩和するため、Ｄ−Ｆ
Ｆｇ に逆相のクロックを入力するものである。ＣＬ
Ｋ 信号の立下りでトリガされるため、デユティ ５０
％であればｍ系列符号に対するＧＯＬＤ符号の遅れは
＋チップに減少する。
Ｆｇ に逆相のクロックを入力するものである。ＣＬ
Ｋ 信号の立下りでトリガされるため、デユティ ５０
％であればｍ系列符号に対するＧＯＬＤ符号の遅れは
＋チップに減少する。
しかし ＥＯＲｇ ゲートの出力が安定するまでの許容
時間が、クロック１周期からクロック十周期に半減する
ため、最大クロツタ周波数は構成１の十に低下する。
時間が、クロック１周期からクロック十周期に半減する
ため、最大クロツタ周波数は構成１の十に低下する。
第１図に示す構成３はこれらの欠点を完全に解決する構
成である。構成１および構成２では出力信号に対し、入
力信号は１クロック位相が進んだものとなるため、ＧＣ
Ｎｏ−ｔには １チップ位相の進んだｍ系列符号が出力
されることになる。この構成の ＩＣを第３図（ｂ）の
ように接続すれば、 Ｇ ＣＮ ｓ−には他の ＩＣの
１チップ位相の進んだｍ系列符号が入力され、 ＥＯ
Ｒｇ では１チップ位相の進んだｍ系列符号同志のｍｏ
ｄ。
成である。構成１および構成２では出力信号に対し、入
力信号は１クロック位相が進んだものとなるため、ＧＣ
Ｎｏ−ｔには １チップ位相の進んだｍ系列符号が出力
されることになる。この構成の ＩＣを第３図（ｂ）の
ように接続すれば、 Ｇ ＣＮ ｓ−には他の ＩＣの
１チップ位相の進んだｍ系列符号が入力され、 ＥＯ
Ｒｇ では１チップ位相の進んだｍ系列符号同志のｍｏ
ｄ。
２の加算（排他的論理和）が行なわれる。この結果、
ＥＯＲｇ の出力は１チップ位相の進んだＧＯＬＤ符
号となるが、その後段のＤ−ＦＦｇにより、 Ｃ０ＤＥ
にはクロックに同期し１ｍ系列符号と同位相のＧＯ
ＬＤ符号が得られることになる。
ＥＯＲｇ の出力は１チップ位相の進んだＧＯＬＤ符
号となるが、その後段のＤ−ＦＦｇにより、 Ｃ０ＤＥ
にはクロックに同期し１ｍ系列符号と同位相のＧＯ
ＬＤ符号が得られることになる。
構成３にはさらにＣ０ＤＥ がＧＯＬＤ符号出力端子の
他、ｍ系列符号出力端子を兼ね得る利点がある。ｍ系列
符号を出力する場合には。
他、ｍ系列符号出力端子を兼ね得る利点がある。ｍ系列
符号を出力する場合には。
ＧＣＮＩ、を“低″レベルに固定すればよい。
このためＧ ＣＮ １ ＊に入力する信号を適当に制御
することで、同一出力端子からｍ系列符号とＧＯＬＤ符
号を、交互に切り換え、出力することが可能となり、特
殊な符号出力が得られることになる。
することで、同一出力端子からｍ系列符号とＧＯＬＤ符
号を、交互に切り換え、出力することが可能となり、特
殊な符号出力が得られることになる。
第５図は、第１図、第２図および第３図のＧＯＬＤ符号
発生回路のＧＯＬＤ符号出力のタイミングを示す。
発生回路のＧＯＬＤ符号出力のタイミングを示す。
第６図は本発明によるｍ系列符号発生器の具体的な回路
構成を示す。モジュラ型の、符号出力をシフトレジスタ
初段からとる構成であり、ＡＮＤゲート ＡＮＤ ２〜
ＡＮＤｎ による帰還タップ（すなわち符号パターン
）、ステアリングゲートＧ１〜Ｏｎ によりシフトレ
ジスタの初期値（すなわち符号位相）、マルチプレクサ
によりシフトレジスタの段数（すなわち符号長）の設定
ができ、任意のｍ系列符号の出力が可能である。
構成を示す。モジュラ型の、符号出力をシフトレジスタ
初段からとる構成であり、ＡＮＤゲート ＡＮＤ ２〜
ＡＮＤｎ による帰還タップ（すなわち符号パターン
）、ステアリングゲートＧ１〜Ｏｎ によりシフトレ
ジスタの初期値（すなわち符号位相）、マルチプレクサ
によりシフトレジスタの段数（すなわち符号長）の設定
ができ、任意のｍ系列符号の出力が可能である。
破線で囲まれた、本発明によって加えられた部分を除く
回路は特願昭筒６１−１６３０８８号に詳述されている
。Ａ２〜Ａｎ、Ｂｌ 〜Ｂｎ およびＣ１〜Ｃｉ は
それぞれ符号パターン、符号位相および符号長を外部か
ら設定するためのデータ入力である。 Ｇ ＣＮｏｕｔ
出力およびＥＯＲｇへの入力をステアリングゲートＧ１
の出力から得ることにより、ＧＯＬＤ符号を初期値（
チップ１）から正確に出力することが可能となる。
回路は特願昭筒６１−１６３０８８号に詳述されている
。Ａ２〜Ａｎ、Ｂｌ 〜Ｂｎ およびＣ１〜Ｃｉ は
それぞれ符号パターン、符号位相および符号長を外部か
ら設定するためのデータ入力である。 Ｇ ＣＮｏｕｔ
出力およびＥＯＲｇへの入力をステアリングゲートＧ１
の出力から得ることにより、ＧＯＬＤ符号を初期値（
チップ１）から正確に出力することが可能となる。
第７図は出力コード切換え回路の構成を示すブロック図
で、図中、Ｔ″″ＩＰＮＩ は １チップ位相の進ん
だｍ系列符号、Ｔ−”ＰＮ２ は別の種類の１チップ位
相の進んだｍ系列符号である。また、Ｓｌ、Ｓ２はＣ０
ＤＥ に出力される符号を選択するための信号であり
、ＳＬ、Ｓ２ の値により第１表に示す符号が設定され
る。
で、図中、Ｔ″″ＩＰＮＩ は １チップ位相の進ん
だｍ系列符号、Ｔ−”ＰＮ２ は別の種類の１チップ位
相の進んだｍ系列符号である。また、Ｓｌ、Ｓ２はＣ０
ＤＥ に出力される符号を選択するための信号であり
、ＳＬ、Ｓ２ の値により第１表に示す符号が設定され
る。
第 １ 表
Ｃ０ＤＥ が２種類のｍ系列符号およびそれから得られ
るＧＯＬＤ符号の出力端子を兼ねるため、接続の変更な
しで連続してＧＯＬＤ端子からの出力符号を切り換える
ことができる。これにより、ｍ系列符号と ＧＯＬＤ符
号が交互に切り換わる特殊な符号の生成が可能となる。
るＧＯＬＤ符号の出力端子を兼ねるため、接続の変更な
しで連続してＧＯＬＤ端子からの出力符号を切り換える
ことができる。これにより、ｍ系列符号と ＧＯＬＤ符
号が交互に切り換わる特殊な符号の生成が可能となる。
Ｈ０発明の詳細
な説明した通り、本発明によれば、ｍ系列符号発生 Ｉ
Ｃ内に、ＧＯＬＤ符号発生回路を内蔵することにより、
外部回路なしで容易にＧＯＬＤ符号の生成が可能となり
、また外部回路では実現し得ないｍ系列符号出力と全く
同位相。
Ｃ内に、ＧＯＬＤ符号発生回路を内蔵することにより、
外部回路なしで容易にＧＯＬＤ符号の生成が可能となり
、また外部回路では実現し得ないｍ系列符号出力と全く
同位相。
同タイミングのＧＯＬＤ符号が得られるという利点が得
られる。
られる。
第１図から第３図までは三つの異なった本発明によるｍ
系列符号発生器の構成を示すブロック図、第４図はｍ系
列符号発生器の基本の構成を示すブロック図、第５図は
ＧＯＬＤ符号出力のタイミング図、第６図は本発明によ
るｍ系列符号発生器の具体的な回路構成を示すブロック
図、第７図は出力コード切換え回路ブロック図、第８図
はＧＯＬＤ符号の生成原理図、第９図は従来のｍ系列符
号発生 ＩＣブロック図、第１０図はＧＯＬＤ符号発生
回路ブロック図、第１１図は第１０図の回路の各部の波
形図、第１２図は従来方式のＧＯＬＤ符号出力のタイミ
ング図である。 Ｐ ＮＧ １ 、 Ｐ ＮＯ２・・・・・・・・・ｍ系
列符号発生ＩＣ，ＥＯＲ・・・・・・・・・排他的論理
和ゲート。 Ｄ−ＦＦ・・・・・・・・・Ｄフリップフロップ、ＰＮ
・・・川・・・ｆ、１ｚｒ−１−ｔ、７Ｊｊｐ 、；ｔ
ｆ９％７”ｏンタＥｆｊ第７図 Ｇ５ＬＤ若夛グ）！：Ａノ理Δ 第８図 ＧＣ）ＬＤ符ゑ奔孕回路グａ／り２ 第１Ｏ図 ＄１ｏｒＢ＋：示寸回路ａ４−匪４ｆｉ形Ｚ第１１図 ハスブスの ＧＣｊＬＤ着多３カのクイ３／り膠第１２
図 手続補正書 昭和６２年５月ｌＺ日
系列符号発生器の構成を示すブロック図、第４図はｍ系
列符号発生器の基本の構成を示すブロック図、第５図は
ＧＯＬＤ符号出力のタイミング図、第６図は本発明によ
るｍ系列符号発生器の具体的な回路構成を示すブロック
図、第７図は出力コード切換え回路ブロック図、第８図
はＧＯＬＤ符号の生成原理図、第９図は従来のｍ系列符
号発生 ＩＣブロック図、第１０図はＧＯＬＤ符号発生
回路ブロック図、第１１図は第１０図の回路の各部の波
形図、第１２図は従来方式のＧＯＬＤ符号出力のタイミ
ング図である。 Ｐ ＮＧ １ 、 Ｐ ＮＯ２・・・・・・・・・ｍ系
列符号発生ＩＣ，ＥＯＲ・・・・・・・・・排他的論理
和ゲート。 Ｄ−ＦＦ・・・・・・・・・Ｄフリップフロップ、ＰＮ
・・・川・・・ｆ、１ｚｒ−１−ｔ、７Ｊｊｐ 、；ｔ
ｆ９％７”ｏンタＥｆｊ第７図 Ｇ５ＬＤ若夛グ）！：Ａノ理Δ 第８図 ＧＣ）ＬＤ符ゑ奔孕回路グａ／り２ 第１Ｏ図 ＄１ｏｒＢ＋：示寸回路ａ４−匪４ｆｉ形Ｚ第１１図 ハスブスの ＧＣｊＬＤ着多３カのクイ３／り膠第１２
図 手続補正書 昭和６２年５月ｌＺ日
Claims (4)
- （１） （ａ）二つのｍ系列符号の排他的論理和を行なう排他的
論理ゲート、および （ｂ）ハザードを取り除き、クロックと同期化するフリ
ップフロップから成るＧＯＬＤ符号発生手段 を含むことを特徴とするｍ系列符号発生器。 - （２）上記ハザードを取り除き、クロックと同期化する
フリップフロップに入力される信号が、他のＩＣからの
ｍ系列符号入力と第１のＤフリップフロップの出力の排
他的論理和と、クロック信号であることを特徴とする、
特許請求の範囲第１項記載のｍ系列符号発生器。 - （３）上記ハザードを取り除き、クロックと同期化する
フリップフロップに入力される信号が、他のＩＣからの
ｍ系列符号入力と第１のＤフリップフロップの出力の排
他的論理和と、クロック信号の逆相信号であることを特
徴とする、特許請求の範囲第１項記載のｍ系列符号発生
器。 - （４）上記ハザードを取り除き、クロックと同期化する
フリップフロップに入力される信号が、他のＩＣからの
ｍ系列符号入力と第１のＤフリップフロップの入力の排
他的論理和と、クロック信号であることを特徴とする、
特許請求の範囲第１項記載のｍ系列符号発生器。
Priority Applications (2)
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|---|---|---|---|
| JP61253993A JP2577896B2 (ja) | 1986-10-24 | 1986-10-24 | ｍ系列符号発生器 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253993A JP2577896B2 (ja) | 1986-10-24 | 1986-10-24 | ｍ系列符号発生器 |
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| JP2577896B2 JP2577896B2 (ja) | 1997-02-05 |
Family
ID=17258772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253993A Expired - Lifetime JP2577896B2 (ja) | 1986-10-24 | 1986-10-24 | ｍ系列符号発生器 |
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Also Published As
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| US4837790A (en) | 1989-06-06 |
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