JPH06103456B2

JPH06103456B2 - ラスタ演算回路

Info

Publication number: JPH06103456B2
Application number: JP61254333A
Authority: JP
Inventors: 義雄川又
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-25
Filing date: 1986-10-25
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: US4868553A; JPS63108381A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はラスタ演算回路、さらに詳細には、ビツトマツ
プメモリを用いた表示装置や印刷装置などに使用され
る、高速描画処理性にすぐれたラスタ演算回路に関する
ものである。

〔従来の技術〕

ワードプロセツサなどに用いられる文字表示装置は、従
来よりコードリフレツシユ方式が多く採用されている
が、グラフの表示や図形表示の要望から、グラフイツク
表示が必要となつてきている。

しかしながら、ビツトマツプリフレツシユ方式は、文字
の表示においても、文字のドツトパターンをビツトマツ
プメモリ上に展開しなければならず、従来のコードリフ
レツシユ方式による表示方式と比較して、表示処理速度
が遅いという欠点がある。また、同様のことは、LBP
（レーザビームプリンタ）によつて文字・図形・画像情
報の混在したデータを印刷する場合についても言える。

なお、ビツトマツプメモリに対する文字ドツトパターン
の展開処理を高速に行うための手法としては、日経マグ
ロウヒル社発行の日経エレクトロニクス1986年３月24日
号p243〜p264論文「ラスタ演算機能を取り込みシリアル
入力機能も付けた256K画像用デユアル・ポート・メモ
リ」に紹介されているように論理演算回路を設け、書込
みデータのビツトシフト、さらにはビツトマツプメモリ
のデータとビツトシフトされた書込みデータとを論理演
算してビツトマツプメモリに格納するラスタ演算操作を
ハードウエア化することが提案されている。

ここで、文字のドツトパターンを記憶しているCG・ROM
からデータを読み出し、ビツトマツプメモリで構成され
たフレームバツフアにデータを書き込む場合を考える
と、一般に、CG・ROMに格納されているデータのワード
構成の境界とフレームバツフアのワード構成の境界とは
一致しない。このため、フレームバツフアにデータを書
き込むに際しては、書込みデータをフレームバツフアの
ワード境界に合わせるためのビツトシフト処理を行う必
要があり、一般に、フレームバツフアの１つのアドレス
に書かれるデータのビツト幅は、１ワードを構成するビ
ツト幅よりも小さくなる。例えば、１ワード＝16ビツト
の構成のフレームバツフアに７ビツトシフトした12ビツ
ト幅のソースデータを書く場合、実際にフレームバツフ
アの１つのアドレスに書き込まれるデータのビツト幅
は、 16ビツト−７ビツト＝９ビツトとなる。前記書込み処理で書き込まれなかつたソースデ
ータの残り３ビツトは、隣接する次のアドレスに書込み
処理がなされる。

〔発明が解決しようとする問題点〕

しかして、従来にあつては、書込みデータがフレームバ
ツフアのワード境界にまたがるか否かをまずソフトウエ
アにより判定し、書込みデータがワード境界にまたがる
場合、書き残されたデータを隣接する次のアドレスに書
き込む処理をこれまたソフトウエアによつて実行するよ
うにしており、高速描画処理という点では改良の余地が
あつた。

本発明は、以上の点を考慮してなされたものであつて、
その目的とするところは、フレームバツフアのワード境
界をソフトウエアで認識することなく、データの書込み
をハードウエアで行うことができ、高速描画処理を実現
することのできるラスタ演算回路を提供しようとするも
のである。

〔問題点を解決するための手段〕

前記目的は、フレームバツフアに対するCPUからの書込
みデータのシフト幅とビツト幅とから、フレームバツフ
アの境界にまたがるデータ書込みが発生するか否かを判
定するハードウエアによる境界判定手段と、前記CPUか
ら書込み指示されたフレームバツフアに対するアドレス
を元に、ワード境界方向に隣接する次のアドレスをフレ
ームバツフアに供給するハードウエアによるアドレス発
生手段と、前記CPUのフレームバツフアに対する１回の
書込み指示にもとづき、前記書込みデータがワード境界
にまたがらない場合には、CPUから指示されたアドレス
にデータをリードモデイフアイライトモードで書込み制
御し、他方、前記書込みデータがワード境界にまたがる
場合には、CPUから指示されたアドレスにデータをリー
ドモデイフアイライトモードで書込み制御し、CPUが指
示したアドレスに書き込めなかつたビツトデータを、前
記アドレス発生手段により発行されるワード境界方向に
隣接する次のアドレスにリードモデイフアイライトモー
ドで書込み制御するハードウエアによるシーケンス制御
手段とを具備することによつて達成される。

〔作用〕

以上の構成において、境界判定手段は、フレームバツフ
アに対する書込みデータのシフト幅とビツト幅とから、
フレームバツフアのワード境界にまたがつてデータ書込
みが発生するか否かを判定する。

また、アドレス発生手段は、CPUから書込み指示された
フレームバツフアに対するアドレスを元に、ワード境界
方向に隣接する次のアドレスをフレームバツフアに供給
する。

さらに、シーケンス制御手段は、ワード境界にまたがる
データ書込みが発生した場合、前記アドレス発生手段に
よつてワード境界方向に隣接する次のアドレスを発生さ
せるとともに、この隣接アドレスに対し、CPUが指示し
たアドレスに書き込めなかつたデータの再書込みを行う
ものであつて、本発明によれば、フレームバツフアのワ
ード境界をソフトウエアで認識することなく、データの
書込みをハードウエアで行うことができ、高速描画処理
を実現することができる。

〔実施例〕

以下、本発明を、ワードプロセツサに適用した場合を例
にとり、図面にしたがつて詳細に説明する。

本発明を適用したワードプロセツサは、第２図のごと
く、一時記憶部および制御部を備えた本体20と、入力部
であるキーボード21、印刷部であるプリンタ22、さらに
は表示部であるCRTモニター23で構成されており、これ
ら本体20とプリンタ22,キーボード21およびCRTモニター
23は、第３図のように、それぞれケーブル201ないし203
を通して、制御信号ないし情報信号の授受を行う。な
お、第２図および第３図において、24はフレキシブルデ
イスク駆動装置（FDD）を示している。

本体20内には、第３図にブロツクダイヤグラムで示され
ている制御回路における破線内の制御部25が設置されて
いる。すなわち、この制御部25は、中央処理装置（CP
U）からなるホストCPU251、不揮発性メモリ（ROM）から
なり、電源投入時に実行するプログラムを有するブート
ROM252,ワードプロセツサとしての機能を実行するため
のプログラムや情報を格納するための随時読出し・書込
み可能なメモリ（RAM）からなるプログラムメモリ253,
ホストCPU251の指令にしたがつて画面表示パターンを生
成し、CRTモニター23に映像信号を送出するCRT表示装置
254,ホストCPU251の指令にしたがつてFDD24を制御する
フレキシブルデイスク制御回路（FDC）255,ホストCPU25
1の指令にしたがつてプリンタ22を制御する信号や印字
信号をプリンタ22に送出したり、プリンタ22の状態信号
をプリンタ22より受けてホストCPU251に送出するプリン
タコントローラ256,ホストCPU251の指令にしたがつてキ
ーボード21を制御し、キーボード21からの入力信号をホ
ストCPU251へ送出するキー入力コントローラ257、さら
には前記ホストCPU251,ブートROM252,プログラムメモリ
253,CRT表示装置254,FDC255,プリンタコントローラ256
およびキー入力コントローラ257を結ぶ内部配線路ｄに
より構成されている。

ここで、FDD24は、磁気式記憶媒体のフレキシブルデイ
スクを駆動し、フレキシブルデイスクからの情報の記録
と当該フレキシブルデイスクからの情報の読出しとを行
う。本体20の略前面には、第２図に示すように、一時記
憶部に係るFDD24の開口部が設けられている。

次に、前記したワードプロセツサの全体的動作を、第２
図および第３図を参照しつつ、第４図にもとづいて説明
する。

第２図に示す本装置に電源が投入されると、本装置は、
ブートROM252のプログラムにしたがつて、FDD24にセツ
トされたフレキシブルデイスクに格納されている第４図
のごときフローを持つプログラムをプログラムメモリ25
3内に移行せしめ、しかるのち、プログラムメモリ253に
移行したプログラムにしたがつて、ワードプロセツサと
しての動作を始める。同時に、後述するCRT表示回路254
の制御を行うCPU111がCRT表示動作をするためのプログ
ラムも、FDD24に格納されているフレキシブルデイスク
から、後述するメモリ122に移送される。

なお、第４図におけるデータ処理フローにおいて、処理
ステツプ401では、ワードプロセツサとしての処理開始
メツセージと実行可能な処理作業メニユーとをCRTモニ
ター23に表示し、処理ステツプ402では、操作者による
キーボード操作で指定される作業メニユー選択入力を読
み込む。処理ステツプ403では、指定された作業が入力
処理作業か否かを判定し、処理ステツプ404では、指定
された作業が編集処理作業か否かを判定し、処理ステツ
プ405では、印刷処理作業か否かを判定し、処理ステツ
プ406では、補助機能処理作業か否かを判定し、それぞ
れの処理ステツプから該当する処理作業407〜410に分岐
し、何れでもない場合は、処理ステツプ401に戻る。な
お、第４図において、補助機能とは、フレキシブルデイ
スク内の文書データを他のフレキシブルデイスクにコピ
ーするような機能を集約した機能の総称である。

作業メニユー選択入力によつて入力処理407が選択され
ると、ホストCPU251は、第５図のごときデータ処理フロ
ーを持つた入力処理プログラムを実行する。入力処理中
の文書データは、プログラムメモリ253内の第５図のご
とき入力データ処理を実行するためのプログラムにした
がつて、CRT表示回路254に信号線ａを介してコマンドや
データとして送られ、CRT表示回路254は、画像パターン
を作成してそれを映像信号に変換してCRTモニター23に
与え、CRTモニター23の管面に画像を表示する。前記文
書データへのデータの入力に伴う処理の指令は、キーボ
ード21より入力されたデータや機能指示にしたがつて行
われる。

第５図におけるデータ処理フローにおいて、処理ステツ
プ501は、入力文書の書式設定事項をCRTモニター23に表
示し、処理ステツプ502では、操作者によつてキーボー
ドから入力される設定入力を読み取る。処理ステツプ50
3では、前記設定にしたがつた入力画面を表示する。処
理ステツプ504では、キーボード21からのデータ入力を
読み取り、処理ステツプ505でこれを表示する。処理ス
テツプ506では、データ入力作業終了の入力があつたか
否かを判定し、未終了であれば、処理ステツプ504に戻
り、終了であれば、処理ステツプ507に進み、終了処理
を実行して、第４図のデータ処理フローに戻る。なお、
処理ステツプ507に示す終了処理とは、入力されたデー
タをフレキシブルデイスクに書き込み、一時記憶するよ
うな処理を指す。

CRT表示装置254に対して文字表示のみを行わしめる場合
にあつては、プログラムメモリ253に格納されているプ
ログラムの指示により、ホストCPU251がCRT表示装置254
に対して与えるデータの単位は、画面における１行分の
表示に当るデータである。すなわち、ホストCPU251は、
キーボード21から入力される１文字毎の文字入力に応じ
て、行末に新規表示文字を追加した１行分のデータを、
信号線ａを通じてCRT表示装置254に送る。

操作者は、逐次１文字ずつ入力するものであるが、ホス
トCPU251およびCRT表示装置254は、１行分のデータの表
示処理を行わねばならないので、ホストCPU251内での入
力の処理、さらにCRT表示装置254内での画面への描画処
理は、操作者に対して瞬時に行わねばならない。

以後、データ入力の終了の指示があるまでこの動作をく
り返すことにより、入力されたデータがCRTモニター23
に表示される。

データ入力終了の指示がキーボード21より入力される
と、ホストCPU251がこれを検知し、終了処理を実行し
て、第５図のフローのごとく入力処理を終了し、第４図
のフローのごとく次の処理に備える。なお、第５図に処
理ステツプ507として示す終了処理とは、記述のごと
く、入力されたデータをフレキシブルデイスクに書き込
み、一時記憶しておくような処理を指す。

第４図の編集処理408にあつては、キーボード21から入
力される機能キー入力にしたがつて、画面表示データの
書換えが行われる。他の処理にあつても、作業の指示，
経過などについて、CRTモニター23に表示される。

次に、本発明の一実施例に係るCRT表示装置254について
説明する。

第１図は本発明に係るラスタ演算回路を組み込んだCRT
表示装置254のブロツクダイヤグラムを示している。

第１図に示すCRT表示装置254は、装置全体の制御を司る
CPU111（例えば、インテル社の8086や8088などが好適で
ある。）、CPU111に必要なクロツクなどの信号を供給す
るクロツクジエネレータ112,フレームバツフア116の内
容を順次読み出すアドレス信号を作り出し、またCRTモ
ニター23を制御する同期信号を発生するCRTコントロー
ラ113,フレームバツフア116からのパラレルのデータを
直列の映像信号に変換するシフトレジスタ,CRTコントロ
ーラ113からの同期信号をCRTモニター23に供給するドラ
イバなどからなる周辺制御回路114,映像信号と同期信号
とを受けて画面表示を行うCRTモニター23,CPU111からの
アクセス信号とCRTコントローラ113からのアクセス信号
とを時分割で制御してフレームバツフア116に与えるこ
とにより、メモリからのデータを各々に送り出す時分割
制御回路115,画面の画像ビツトの１ビツト対応にビツト
マツプとして記憶素子が存在する128キロバイト（64キ
ロビツト×16ビツトワード）のダイナミツクRAMから構
成されているフレームバツフア116,CRT表示装置254の上
位にあたる第３図に示すホストCPU251や外部からの事象
に応じてCPU111に割込み信号を与え、プログラムを分岐
させる割込コントローラ117,シフト読出しや書込制御ビ
ツトなどの制御情報を保持する制御レジスタ118,メモリ
121と後述するキヤラクタジエネレータ（CG）122に対す
るCPU111からのアクセス信号と第３図のホストCPU251か
らのアクセス信号とを多重制御する衝突防止制御回路11
9,メモリ121への多重化アドレス信号の生成とリフレツ
シユ動作とを制御するDRAMコントローラ120,ダイナミツ
クに記憶を保持するダイナミツクRAM121（DRAM），さら
には漢字，かな，英数文字などをドツトマトリツクスパ
ターンで記憶するROMからなるCG122,CPU111と時分割制
御回路115との間に位置するラスタ演算回路A123,ラスタ
演算回路B124から構成されている。

第３図のホストCPU251とCRT表示装置254とは、既述のご
とく、データ信号線ａで結ばれており、CRT表示回路のC
PU111,CRTコントローラ113,時分割制御回路115,割込コ
ントローラ117,制御レジスタ118,衝突防止制御回路119
を相互に結んでいるのがCPUバスｂであり、さらにメモ
リバスｃは、信号線ａとバスｂとのアクセス信号を多重
化してDRAMコントローラ120とCG122とに与える。

第６図は第１図におけるCPU111からフレームバツフア11
6に至るデータの流れを説明する図であり、時分割制御
回路115や周辺制御回路114からのデータバスやアドレス
バスなどは省略してある。ラスタ演算回路A123は、フレ
ームバツフア116のデータをラツチするデステイネーシ
ヨンレジスタ605,バスバツフア615,データセレクタを用
いたバレルシフト回路603,論理演算回路602,論理演算回
路602で行う演算の種類を指定する演算コードレジスタ6
05,デステイネーシヨンレジスタ605の出力データと論理
演算回路602の出力データとをビツト単位で合成するビ
ツト選択回路604,CPU111から与えられたデータに対する
シフト幅を指示するシフト幅レジスタ606,書込みを行う
データの幅を指示するライト幅レジスタ607,シフト幅レ
ジスタ606とライト幅レジスタ607との値からビツト選択
回路604に合成するデータのビツト位置を指示するビツ
ト位置決定回路608からなる。なお、シフト幅レジスタ6
06,ライト幅レジスタ607,演算コードレジスタ605には、
CPU111からデータバスを通して制御情報があらかじめ書
き込まれるが、前記各レジスタに制御情報を転送する経
路および書込み制御信号の経路については図示を省略し
てある。

610はCPU111からのデータバス、609はフレームバツフア
116からのデータバスである。バツフア制御信号614およ
び出力制御信号616は、それぞれバツフア615,ビツト選
択回路604の出力を許可するか禁止（３ステート状態
に）するかを制御する信号である。フレームバツフア11
6からデータを読み出す場合、これらの制御信号によつ
てビツト選択回路604の出力は禁止され、さらにデータ
の読出し先がCPU111の場合は、バツフア615の出力が許
可され、フレームバツフア116にデータを書き込む場合
には、ビツト選択回路604の出力が許可される。ラツチ
信号611は、データバス609上のデータをラツチするため
の信号であり、ハイレベルからローレベルへの立下りで
データのラツチを行う。境界判定信号612は、CPU111か
らフレームバツフア116に対して書込み指示した書込み
データがフレームバツフア116のワード境界にまたがる
か否かを判定する信号である。ライト領域指示信号613
は、ビツト位置決定回路608の決定条件を変化させる信
号（詳細は後述）である。

第７図は第１図におけるCPU111からフレームバツフア11
6に至るアドレス信号と制御信号との流れを説明する図
であり、第６図と同様に、時分割制御回路115や周辺制
御回路114からのデータバスやアドレスバスなどは省略
してある。ラスタ演算回路B124は、フレームバツフア11
6の任意のアドレスとそのアドレスからワード境界方向
に隣接する次のアドレスとのアドレス値の差を記憶する
オフセツトレジスタ701,CPU111からデータ書込みが指示
されたフレームバツフア116に対するアドレスとオフセ
ツトレジスタ701に記憶されているアドレスとを加算し
て、書込みが指示されたアドレスに隣接する次のアドレ
スを発生するための加算器702,選択信号711の指示によ
つてCPU111から指示されたアドレスもしくは加算器702
から出力されたアドレスのいずれかを選択してフレーム
バツフア116に供給するアドレス選択回路705,ラスタ演
算回路A123およびラスタ演算回路B124の動作を制御する
シーケンス制御回路704からなる（なお、シーケンス制
御回路704の構成については後述する）。

オフセツトレジスタ701には、CPU111からデータバスを
通してオフセツトとなるアドレスがあらかじめ書き込ま
れるが、このレジスタに情報を転送する経路および制御
信号については図示を省略してある。

メモリリード信号709,メモリライト信号710は、それぞ
れCPU111とその周辺回路（図示省略）とから作られるフ
レームバツフア117に対するデータ読出し指示信号およ
びデータ書込み指示信号である。サイクル終了信号712
は、CPU111に対してデータの書込みサイクルが終了した
ことを通知する信号である。リード信号707,ライト信号
708は、それぞれシーケンス制御回路704がフレームバツ
フア116に発行するデータ読出し指示信号およびデータ
書込み指示信号である。706はCPU111からのアドレスバ
ス、705はアドレス選択回路703からフレームバツフア11
6へのアドレスバスである。

第９図は第１図のCG122部分におけるデータの格納フオ
ーマツトを示す図であり、12ドツト（横）×24ドツト
（縦）のサイズの半角文字“E"の場合を例示している。

第９図において、文字のドツトパターンは、１ワード＝
16ドツト（横）×24ドツト（縦）の１文字当りのメモリ
エリアに左づめで格納されている。ワード内のビツト構
成は、左側がLSB,右側がMSBである。メモリのアドレス
は、上から下へ順に付けられており、以後の説明を簡略
化するため、第９図においては、バイト単位でなく、ワ
ード単位にアドレス付けされている。

第10図はフレームバツフア116のデータ格納フオーマツ
トおよび第９図の半角文字“E"をフレームバツフア116
の20002H番地以降にワード境界から７ビツトシフトさせ
て展開した状態を示す図である。なお、第10図において
も、第９図の場合と同様の理由により、ワード単位にア
ドレス付けがなされている。

フレームバツフア116のアドレスの順序は、上から下へ
縦方向に連続となるため、ワード境界方向（横方向）に
おいて、任意のアドレスに対してそのひとつ右隣りのア
ドレスは、フレームバツフア116の縦方向の長さに相当
するアドレス値〔第10図の例では、400H（Ｈは16進数を
示す記号）〕だけ離れたアドレスとなる。

第11図は第６図のラスタ演算回路A123におけるデータの
流れを説明する図であり、第11図に記号（Ａ）〜（Ｅ）
で示すデータは、第６図に符号Ａ〜Ｅで示すバスライン
上のデータに対応する。

第12図はCPU111がフレームバツフア116に対してデータ
の書込みを指示した場合（メモリライト信号710による
データの書込みを指示した場合）に、第７図のシーケン
ス制御回路704が司るリードモデイフアイライトモード
によるデータ書込みシーケンスを示す図である。

ここで、前記した第６図〜第７図ならびに第９図〜第12
図を用いて、第９図に示す文字“E"のドツトパターンを
第10図に示すようにフレームバツフア116に展開する場
合のシステムの動作を説明する。

文字“E"のドツトパターンを展開するには、CG122に格
納されている文字“E"のドツトパターンを、CPU111が10
000H番地から順に１ワード読出しして、それに対応する
フレームバツフア116の20002H番地以降のアドレスに書
き込むという動作を１文字分（第９図の例では24回）繰
り返すことで実現できる。CG122からフレームバツフア1
16に文字のドツトパターンを展開する場合において、文
字の重ね書きを行うことを考えると、CPU111がフレーム
バツフア116に書き込むデータとフレームバツフア116に
既に格納されているデータとを一度論理演算（OR演算）
してから書き込む必要があり、この論理演算を実行する
のが第６図における論理演算回路602である。

しかして、本例のように、CPU111からの書込みデータが
フレームバツフア116のワード境界にまたがる場合、前
記フレームバツフア116に対するデータの書込みは、２
回のサイクルに分けて行う必要がある。すなわち、第９
図のCG122部分における10000H番地のデータを第10図に
示すごとく、フレームバツフア116の20002H番地に書き
込む場合を例にとれば、データの書込み幅WNは12ビツ
ト、データのシフト幅DNは７ビツトであり、フレームバ
ツフア116の１ワードのビツト幅BNは16ビツトであるか
ら、 12ビツト＋７ビツト−16ビツト＝３ビツト分のデータは20002H番地には書き込めず、ワード境界方
向（横方向）に隣接する20402H番地に書き込まなければ
ならない。この場合、20002H番地に書き込まれるデータ
ビツト数は、 16ビツト−７ビツト＝９ビツトである。

CPU111からフレームバツフア116に書込み指示されるデ
ータがワード境界にまたがるかどうかの判定式は、 BN−DN＜WN …〔式１〕であり、〔式１〕は不成立の場合、ワード境界にまたが
るデータ書込みは発生せず、〔式１〕が成立する場合、
ワード境界にまたがるデータ書込が発生する。なお、こ
の判定は、第６図のビツト位置決定回路608が行う。

第６図，第７図の各種レジスタには、フレームバツフア
116に対して文字のドツトデータの展開を行う以前に、C
PU111からあらかじめ必要な情報が書き込まれる。すな
わち、シフト幅レジスタ606にはシフト幅DN（本例では
７ビツト）が、ライト幅レジスト607には、フレームバ
ツフア116に書き込むべきソースデータのビツト幅WN
（本例では12ビツト）が、演算コードレジスタ605に
は、論理演算の種類を指示するコードデータが、オフセ
ツトレジスタ701には、フレームバツフア116のワード境
界方向に隣接するアドレス間のアドレス値の差が、それ
ぞれCPU111によつてあらかじめ書き込まれる。

第11図において、（Ａ）は文字“E"の先頭番地（10000H
番地）からCPU111が読み出したデータである。データ
（Ａ）のうち、a1がフレームバツフア116に書き込むべ
きドツトデータであり、a2は書込みに関係しないドツト
データである。次に、CPU111がこのデータをフレームバ
ツフア116の20002H番地に書込み動作を行うと、アドレ
スバス706には20002H、データバス610にはデータ（Ａ）
がセツトされ、メモリライト信号710がオンとなる。こ
のメモリライト信号710を受けて、シーケンス制御回路7
04は、第12図に示す４つのステツプを実行する。

まず、ステツプ１として、選択信号711によつて第７図
のアドレスバス705にＫ側のアドレス（つまり、CPU111
のアドレスバス706の値）が出力されるように制御する
と同時に、リード信号707をオンにして、フレームバツ
フア116に対してデータの読出しを指示する。フレーム
バツフア116の20002H番地から読み出されたデステイネ
ーシヨンデータ〔第11図の（Ｃ）〕は、第６図のデータ
バス609を通して、デステイネーシヨンレジスタ601に対
し、ステツプ１の終りにラツチされるよう、ラツチ信号
611が制御される。また、フレームバツフア116からデー
タを読出し処理している一方で、データバス610にCPU11
1から出力されたデータＡは、シフト回路603で７ビツト
幅シフトされ〔第11図の（Ｂ）〕、次に論理演算回路60
2によりデータＣと論理演算される〔第11図の
（Ｄ）〕。第11図のデータ（Ｂ）のうち、b1が20002H番
地に書き込むべきデータに対応し、b2がワード境界方向
に隣接した20402H番地に書き込むべきデータに対応す
る。データ（Ｄ）のうち、最終的に20002H番地に書き込
むべきデータは、d1の９ビツトであり、残り７ビツト
は、20002H番地に最初に格納されていたデータ（Ｃ）の
c1を再書き込みする必要があるので、データ（Ｃ）とデ
ータ（Ｄ）とから、データ（Ｅ）を第６図のビツト選択
回路604で合成して、20002H番地に書き込まなければな
らない。このビツト合成を指示するのがビツト位置決定
回路608である。ビツト位置決定回路608は、〔式１〕に
よつてデータの書込みがワード境界にまたがるか否かを
判定し、データの書込みがワード境界にまたがらない場
合は、シフト幅DN分だけシフトした書込みデータ幅DNに
対応するビツトのみを書き替えて、このデータをデータ
バス609に出力するよう、ビツト選択回路604に指示す
る。データバス609に出力されたデータは、シーケンス
制御回路704から出力されるライト信号708によつて2000
2H番地に書き込まれる。ここで、データの書込みが終了
した時点でサイクル終了信号753がオンとなり、CPU111
に対して書込みサイクルの終了が通知される（ステツプ
２）。その場合、CPU111からフレームバツフア116への
データ書込みサイクルは、第12図のステツプ１およびス
テツプ２の２つのステツプで終了する。なお本例は、既
述のごとく、ワード境界にまたがる場合のデータ書込み
に関するものであるが、その場合、ステツプ２におい
て、ビツト位置決定回路608は、 BN−DN＝16ビツト−７ビツト＝９ビツトを計算し、これに対応する部分〔第11図のデータ（Ｄ）
のd1〕のみを書き替えるよう、ビツト選択回路604に指
示し、先の場合と同様、ライト信号708によつて20002H
番地にデータが書き込まれる。そして、ワード境界にま
たがるデータ書込みがあつた場合には、その判定結果が
ビツト位置決定回路608からシーケンス制御回路704に対
し、境界判定信号612によつて通知され、ステツプ３お
よびステツプ４がシーケンス制御回路704により実行さ
れる。ステツプ２よりステツプ３およびステツプ４に移
行するにあたり、選択信号711とライト領域指示信号613
とをシーケンス制御回路704は変化させる。選択信号711
については、アドレスバス705にＬ側（加算器702の出力
側）が出力れるように制御され、その時のアドレスバス
705には、CPU111からフレームバツフア116に対するデー
タ書込みを指示した20002H番地の右隣りの20402H番地が
指示される。ライト領域信号613は、20402H番地に書き
込まれるべきデータ〔第11図のデータ（Ｂ）のb2位置の
データ〕が書き替るよう、第６図のビツト位置決定回路
608を指示する。すなわち、書替えを行うビツトとし
て、 WN＋DN−BN ＝12ビツト＋７ビツト−16ビツト＝３ビツトを指示するよう、ビツト位置決定回路608を指示する。
ステツプ３では、ステツプ１と同様に、フレームバツフ
ア116のデータをデステイネーシヨンレジスタ601にラツ
チするが、ラツチされるデータは今度は20402H番地のデ
ータとなる〔第11図のデータ（Ｃ′）〕。そのため、第
７図の論理演算回路602の出力は、第11図のデータ
（Ｄ′）で示されたものとなる。フレームバツフア116
に書き込まれる最終データは、第７図のビツト選択回路
604で合成され、第11図のデータ（Ｅ′）に示すよう
に、３ビツトのd2が書き替つたデータとなる。この最終
データは、ステツプ４において、20402H番地に書き込ま
れ、CPU111に対しては、サイクル終了信号753によつて
書込みサイクルの終了が通知される。なお、文字“E"の
ドツトパターンの他のアドレスについても、前記と同様
のシーケンスにより、CG122からフレームバツフア116に
対して所定のドツトパターンを展開することができるこ
とは勿論である。

第８図は第７図に示すシーケンス制御回路704の構成例
を示すブロック図である。

第８図において、750は第12図のステツプ１からステツ
プ４までのうち、いずれのモードに該当するかを指示す
るモードカウンタである。751,752は、CPU111からの書
込みデータをフレームバツフア116にリードモデイフア
イライト動作で書き込むための制御信号を発生する回路
である。753はデータの書込みサイクルが終了したこと
をCPU111に通知するためのサイクル終了信号712を発生
する回路である。754はライト領域指示信号613および選
択信号711を発生させるフリツプフロツプであり、フリ
ツプフロツプ754は、CK入力の立上りエツジでＱ出力が
ローレベルからハイレベルに変化する。755はAND、756
はOR、757はNOTである。なお、第８図においては、本発
明に関連する回路ブロツクのみ、すなわちCPU111からフ
レームバツフア116へのメモリライトに関係する回路ブ
ロツクのみを図示しており、メモリリードに関係する回
路ブロツクについては図示を省略してある。

第８図において、メモリライト信号710がオフの状態で
は、モードカウンタ750およびフリツプフロツプ754がリ
セツトされている。次に、第12図のタイミングチヤート
に示すように、メモリライト信号710がオンになると、
モードカウンタ750が作動し、ステツプ１を示す信号が
出力される。この信号により、リードタイミング発生回
路751が作動し、リード信号707およびラツチ信号611が
アクテイブとなる。そして、ステツプ２のタイミングに
なると、モードカウンタ750よりステツプ２を示す信号
が出力され、今度はライトタイミング発生回路752によ
り、ライト信号708および出力制御信号616がアクテイブ
となる。ここで、CPU111からフレームバツフア116に書
込み指示したデータがフレームバツフア116のワード境
界にまたがらない場合は、第６図のビツト位置決定回路
608から出力される境界判定信号612がオフ（ローレベ
ル）となつているので、第８図のサイクル終了信号発生
回路753がステツプ２において作動し、CPU111に対し、
サイクル終了信号712により、データの書込みサイクル
が終了したことを通知して書込みサイクルを終了させ
る。第12図に示すタイミングチヤートは、書込み指示し
たデータがワード境界にまたがる場合〔境界判定信号61
2がオン（ハイレベル）の場合〕を示し、この場合、ス
テツプ２において、サイクル終了信号712はアクテイブ
とならず、モードカウンタ750がステツプ３に進む。モ
ードカウンタ750がステツプ３に移行した段階で、フリ
ツプフロツプ754がセツトされ、ライト領域指示信号613
および選択信号711が変化して、ステツプ２で書き残し
たデータを再書込みするために、隣接アドレスの発生と
データのビツト位置の変更とを各回路に指示する。ステ
ツプ３およびステツプ４においては、ステツプ１および
ステツプ２と同様に、リード信号707,ラツチ信号611,ラ
イト信号708,出力制御信号616が変化する。そして、ス
テツプ４の終りでサイクル終了信号712が発生し、書込
みサイクルが終了する。

なお、図示実施例においては、シーケンス制御回路704
として第８図に示す回路構成を例示したが、シーケンス
制御回路704の具体的回路構成は、第８図に例示したも
の以外に、第12図に示すタイミングチヤートのシーケン
スを実現できる回路構成であればよい。

第13図（ａ）は従来用いられているラスタ演算回路によ
る文字ドツトパターンの展開処理フロー、また第13図
（ｂ）は本実施例に係るラスタ演算回路による文字ドツ
トパターンの展開処理フローであり、第13図（ａ）と第
13図（ｂ）との比較から、本発明を採用した場合のソフ
ト処理が従来よりも大幅に簡略化されていることが判
る。

〔発明の効果〕

本発明は以上のごときであり、図示実施例の説明からも
明らかなように、本発明によれば、フレームバツフアの
ワード境界をソフトウエアで認識することなく、データ
の書込みをハードウエアで行うことができ、高速描画処
理を実現することのできるラスタ演算回路を得ることが
できる。

【図面の簡単な説明】

第１図は本発明に係るラスタ演算回路を組み込んだCRT
表示装置のブロツク図、第２図はワードプロセツサの外
観図、第３図はワードプロセツサの内部構成を示すブロ
ツク図、第４図はワードプロセツサの全体的なフローチ
ヤート、第５図はワードプロセツサの入力処理フローチ
ヤート、第６図は第１図に符号123で示すラスタ演算回
路Ａのブロツク図、第７図は同じく第１図に符号124で
示すラスタ演算回路Ｂのブロツク図、第８図は第７図に
符号704で示すシーケンス制御回路のブロツク図、第９
図は第１図に符号122で示すCGのデータ構成図、第10図
は第１図および第６図に符号116で示すフレームバツフ
アのデータ構成図、第11図は第６図に符号602で示すラ
スタ演算処理回路の演算処理説明図、第12図は第11図に
示すラスタ演算処理のタイミングチヤート、第13図
（ａ）は従来用いられているラスタ演算回路による演算
処理フローチヤート、第13図（ｂ）は本実施例に係るラ
スタ演算回路による演算処理フローチヤートである。 111……CPU、116……フレームバツフア、123……ラスタ
演算回路Ａ、124……ラスタ演算回路Ｂ、608……ビツト
位置決定回路、701……オフセツトレジスタ、702……加
算器、703……アドレス選択回路、704……シーケンス制
御回路。

Claims

【特許請求の範囲】

【請求項１】データ転送を行うCPUと、データを記憶するビットマップメモリから構成されるフ
レームバッファと、前記CPUによるフレームバッファへのデータ書込みサイ
クルの前半でフレームバッファのデータを読み出し、デ
ータ書込みサイクルの後半でフレームバッファにこのデ
ータを書き込むリードモディファイライト制御手段と、前記CPUとフレームバッファとのデータ転送経路中に位
置して、CPUからのデータをビット単位でシフトするデ
ータセレクタ形のビットシフト手段と、前記CPUからのシフト幅を指定する手段と、前記CPUからの書込みデータのビット幅を指定する手段
と、前記シフトされたデータとフレームバッファからの読出
しデータとを論理演算し、指定されたビットだけを前記
読出しデータから論理演算された結果のデータに変換す
るビット変換手段と、これらを制御する制御信号発生手段とを有するラスタ演
算回路において、前記フレームバッファに対するCPUからの書込みデータ
のシフト幅とビット幅とから、フレームバッファの境界
にまたがるデータ書込みが発生するか否かを判定するハ
ードウエアによる境界判定手段と、前記CPUから書込み指示されたフレームバッファに対す
るアドレスを元に、ワード境界方向に隣接する次のアド
レスをフレームバッファに供給するハードウエアによる
アドレス発生手段と、前記CPUのフレームバッファに対する１回の書込み指示
にもとづき、前記書込みデータがワード境界にまたがら
ない場合には、CPUから指示されたアドレスにデータを
リードモディファイライトモードで書込み制御し、他
方、前記書込みデータがワード境界にまたがる場合に
は、CPUから指示されたアドレスにデータをリードモデ
ィファイライトモードで書込み制御し、CPUが指示した
アドレスに書き込めなかったビットデータを、前記アド
レス発生手段により発行されるワード境界方向に隣接す
る次のアドレスにリードモディファイライトモードで書
込み制御するハードウエアによるシーケンス制御手段と
を具備してなることを特徴とするラスタ演算回路。