JPS63108593A - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPS63108593A JPS63108593A JP61255182A JP25518286A JPS63108593A JP S63108593 A JPS63108593 A JP S63108593A JP 61255182 A JP61255182 A JP 61255182A JP 25518286 A JP25518286 A JP 25518286A JP S63108593 A JPS63108593 A JP S63108593A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
対のセンスアンプから対向して導出される一方のビット
線を中央部で上下に交差する重設構造とし、他方のビッ
ト線を中央より先端側が下層に折り返した構造にし、各
ビット線の中央より先端側のみにメモリセルを配設した
擬似フォールデッドビットライン方式を有し、上記によ
り各ビット線のインピーダンスを一様にしそのアンバラ
ンスをなくしてセンスアンプの動作を安定化するととも
に、上記によりビット線の上下交差個所を従来の１／２
に減らして、集積度の向上を図った擬似フォールデッド
ビットライン方式のダイナミックランダムアクセスメモ
リ。
線を中央部で上下に交差する重設構造とし、他方のビッ
ト線を中央より先端側が下層に折り返した構造にし、各
ビット線の中央より先端側のみにメモリセルを配設した
擬似フォールデッドビットライン方式を有し、上記によ
り各ビット線のインピーダンスを一様にしそのアンバラ
ンスをなくしてセンスアンプの動作を安定化するととも
に、上記によりビット線の上下交差個所を従来の１／２
に減らして、集積度の向上を図った擬似フォールデッド
ビットライン方式のダイナミックランダムアクセスメモ
リ。
本発明はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）の構造に係り、特に擬似フォールデッドビットライ
ン方式のＤＲＡＭにおけるビット線配置構造の改良に関
する。
Ｍ）の構造に係り、特に擬似フォールデッドビットライ
ン方式のＤＲＡＭにおけるビット線配置構造の改良に関
する。
ＤＲＡＭにおけるメモリセル接続方式の代表的なものに
、従来ビット線（データ線）開放型即ちオープンビット
ライン方式と、ビット線（データ線）折り返し型即ちフ
ォールデッドビットライン方式とがあった。
、従来ビット線（データ線）開放型即ちオープンビット
ライン方式と、ビット線（データ線）折り返し型即ちフ
ォールデッドビットライン方式とがあった。
第４図及び第５図はオーブンビットライン方式及びフォ
ールデッドビットライン方式のセル接続方式を示す模式
図で、図中、ＳＡ＋ 、ＳＬはセンスアンプ、ＢＬｔ
、ＢＬｔ 、ＢＬｚ 、ＢＬｚはビット線、讐り、−匈
Ｌ４はワード線、ＭＣ，〜ＭＣ１１はメモリセルを示し
”でいる。
ールデッドビットライン方式のセル接続方式を示す模式
図で、図中、ＳＡ＋ 、ＳＬはセンスアンプ、ＢＬｔ
、ＢＬｔ 、ＢＬｚ 、ＢＬｚはビット線、讐り、−匈
Ｌ４はワード線、ＭＣ，〜ＭＣ１１はメモリセルを示し
”でいる。
オーブンビットライン方式のＤ ＲＡ Ｍは第４図に示
すように各センスアンプ５ＡＩＳＳ＾２等から一対のビ
ット線ＢＬ、ど肛、 、ＢＬ２ど肛２等がそれぞれ両側
に導出されこれらビット線と格子状に交差するワード線
ＷＬＩ−ＷＬ４等の各交点にメモリセルＭＣｌ−ＭＣ，
等が配設されるのでメモリセルの集積密度を高められる
という利点がある。しかし選択されたワード線と交差す
る側のビット線例えばＢＬ、の電位と、選択されないセ
ンスアンプの反対側の前記ビット線ＢＬ、から遠く離れ
た領域に及ぶビット線ＢＬ、の電位とがセンスアンプＳ
ＡＩ によって比較されてメモリ情報の読出しがなされ
るのでノイズの影響を受は易く、読出しの信頼度が低下
するという欠点を持っている。
すように各センスアンプ５ＡＩＳＳ＾２等から一対のビ
ット線ＢＬ、ど肛、 、ＢＬ２ど肛２等がそれぞれ両側
に導出されこれらビット線と格子状に交差するワード線
ＷＬＩ−ＷＬ４等の各交点にメモリセルＭＣｌ−ＭＣ，
等が配設されるのでメモリセルの集積密度を高められる
という利点がある。しかし選択されたワード線と交差す
る側のビット線例えばＢＬ、の電位と、選択されないセ
ンスアンプの反対側の前記ビット線ＢＬ、から遠く離れ
た領域に及ぶビット線ＢＬ、の電位とがセンスアンプＳ
ＡＩ によって比較されてメモリ情報の読出しがなされ
るのでノイズの影響を受は易く、読出しの信頼度が低下
するという欠点を持っている。
一方第５図に示すフォールデッドビットライン方式のＤ
ＲＡＭは、比較される対のビット線ＢＬ。
ＲＡＭは、比較される対のビット線ＢＬ。
とＢＬｔ 、ＢＬｚとＢＬ、等が各センスアンプＳＡ、
、 ＳＡ２等の片側に並んで導出され、接近している
ことにより、対のビット線の両方に同一ノイズが加わる
ことになってその影響が相殺されるので、ノイズには強
いという利点を持っている。しかしこの方式では同一ワ
ード線と対のビット線の交点の一方にしかメモリセルを
設けることができないので図示のようにメモリセルの配
設位置がワード線とビット線の交点の一つ置きになり、
メモリセルの集積密度が低下するという欠点をもってい
る。
、 ＳＡ２等の片側に並んで導出され、接近している
ことにより、対のビット線の両方に同一ノイズが加わる
ことになってその影響が相殺されるので、ノイズには強
いという利点を持っている。しかしこの方式では同一ワ
ード線と対のビット線の交点の一方にしかメモリセルを
設けることができないので図示のようにメモリセルの配
設位置がワード線とビット線の交点の一つ置きになり、
メモリセルの集積密度が低下するという欠点をもってい
る。
そこで両方の利点を活かし、欠点を除去する方式として
提供されたのが擬似フォールデッドビットライン方式で
あるが、この方式にはビット線インピーダンスのアンバ
ランスによる情報読出し精度の低下、ビット線延在構造
に起因する高集積化の阻害等の問題があり、その改善が
要望されている。
提供されたのが擬似フォールデッドビットライン方式で
あるが、この方式にはビット線インピーダンスのアンバ
ランスによる情報読出し精度の低下、ビット線延在構造
に起因する高集積化の阻害等の問題があり、その改善が
要望されている。
擬似フォールデッドビットライン方式は、情報の比較読
出しに用いられる対のビット線の両方をセンスアンプの
片側に導出することによってフォールデッドビットライ
ン方式同様にノイズ耐性を高め、且つオープンビットラ
イン方式同様にメモリセルを各ワード線とビット線との
交点に基盤目状に配設することを可能にして高集積化を
図った方式である。
出しに用いられる対のビット線の両方をセンスアンプの
片側に導出することによってフォールデッドビットライ
ン方式同様にノイズ耐性を高め、且つオープンビットラ
イン方式同様にメモリセルを各ワード線とビット線との
交点に基盤目状に配設することを可能にして高集積化を
図った方式である。
第６図は上記擬似フォールデッドビットライン方式のＤ
ＲＡＭセルの回路構造を示す模式図で、図中の符号は第
４図、第５図と同一対象物を示している。
ＲＡＭセルの回路構造を示す模式図で、図中の符号は第
４図、第５図と同一対象物を示している。
同図に示すように従来の擬似フォールデッドビットライ
ン方式においては、所定の距離をおいて対向して配設さ
れた対をなす第１のセンスアンプＳＡ、と第２のセンス
アンプＳＡ２との離間部に、それぞれのセンスアンプＳ
Ａ、 、ＳＡ、から対向するセンスアンプに向かって一
対のビット線ＢＬ、 、ＢＬ。
ン方式においては、所定の距離をおいて対向して配設さ
れた対をなす第１のセンスアンプＳＡ、と第２のセンス
アンプＳＡ２との離間部に、それぞれのセンスアンプＳ
Ａ、 、ＳＡ、から対向するセンスアンプに向かって一
対のビット線ＢＬ、 、ＢＬ。
及びＢＬｚ 、ＢＬｚが導出される。この両センスアン
プＳＡ＋ −ＳＡ２から導出されるビット線はそのほぼ
中央部において上下が入れ換わる形で上下に重なつた状
態に配設される。
プＳＡ＋ −ＳＡ２から導出されるビット線はそのほぼ
中央部において上下が入れ換わる形で上下に重なつた状
態に配設される。
即ち各々のセンスアンプＳＡ、 、、ＳＡ２の対のビッ
ト線の中、例えばＢＬ、とＢＬ、は下層に導出され、Ｂ
Ｌ、 とＢＬ２は上層に導出され、そしてその中央部付
近において上下が入れ換わる形でそれぞれ上下に重なっ
た状態に配設される。これらビット線の下層に配設され
る部分は半導体基板面の拡散領域で構成され、この部分
におけるビット線に対して直角に延在するワード線−Ｌ
１〜ＷＬ４との交点部にメモリセル肛、〜ＭＣ，等が配
設される。また該ビット線の上層に配設される部分はア
ルミニウム等の金属層配線により構成されて前記ワード
線よりも更に上層に配設され、この部分にはメモリセル
は配設されない。なお図中ビット線ＢＬ、 、 ＢＬ、
、ＢＬ、、ＢＬ、を実線で示したのは下層部分を表し、
鎖線で示したのは上層部分を表している。
ト線の中、例えばＢＬ、とＢＬ、は下層に導出され、Ｂ
Ｌ、 とＢＬ２は上層に導出され、そしてその中央部付
近において上下が入れ換わる形でそれぞれ上下に重なっ
た状態に配設される。これらビット線の下層に配設され
る部分は半導体基板面の拡散領域で構成され、この部分
におけるビット線に対して直角に延在するワード線−Ｌ
１〜ＷＬ４との交点部にメモリセル肛、〜ＭＣ，等が配
設される。また該ビット線の上層に配設される部分はア
ルミニウム等の金属層配線により構成されて前記ワード
線よりも更に上層に配設され、この部分にはメモリセル
は配設されない。なお図中ビット線ＢＬ、 、 ＢＬ、
、ＢＬ、、ＢＬ、を実線で示したのは下層部分を表し、
鎖線で示したのは上層部分を表している。
そしてこの構成においては、例えばワード線讐Ｌ３を選
択した際、該ワード線孔、に接続されたメモリセルＭＣ
，を有するビット線ＢＬ、と該ワード線孔３に交差する
上層の対のビットｖＡＢ ｔ、 ＋ との電位がセンス
アンプＳＡＩによって比較されて第１のメモリ情報が読
出され、且つ該ワード線孔、に接続されたメモリセルＭ
Ｃ＆を有するビット線ＢＬ、と該ワード′ｆｉＡＷ Ｌ
３に交差する上層の対のビット線ＢＬ２との電位がセ
ンスアンプＳＡ、によって比較されて第２のメモリ情報
が読出される。
択した際、該ワード線孔、に接続されたメモリセルＭＣ
，を有するビット線ＢＬ、と該ワード線孔３に交差する
上層の対のビットｖＡＢ ｔ、 ＋ との電位がセンス
アンプＳＡＩによって比較されて第１のメモリ情報が読
出され、且つ該ワード線孔、に接続されたメモリセルＭ
Ｃ＆を有するビット線ＢＬ、と該ワード′ｆｉＡＷ Ｌ
３に交差する上層の対のビット線ＢＬ２との電位がセ
ンスアンプＳＡ、によって比較されて第２のメモリ情報
が読出される。
しかしながらこの構成においては前述から明らかなよう
に、各センスアンプＳＡから導出される対のビットｗＡ
ＢＬと肛のメモリセルＭＣの配設領域が、中央より手前
側と、後側（先端側）とに異なるため、第７図に示す等
価回路図のように、ビット線ＢＬとＢＬにおける 配線
抵抗からなる抵抗ｒｌ＝ｒ、とメモリセルＭＣよりなる
容量ＣいＣ２との配列順序が異なり、そのために対のビ
ット線ＢＬ −ＢＬ間にインピーダンスのアンバランス
を生じてノイズマージンが低下するという問題がある。
に、各センスアンプＳＡから導出される対のビットｗＡ
ＢＬと肛のメモリセルＭＣの配設領域が、中央より手前
側と、後側（先端側）とに異なるため、第７図に示す等
価回路図のように、ビット線ＢＬとＢＬにおける 配線
抵抗からなる抵抗ｒｌ＝ｒ、とメモリセルＭＣよりなる
容量ＣいＣ２との配列順序が異なり、そのために対のビ
ット線ＢＬ −ＢＬ間にインピーダンスのアンバランス
を生じてノイズマージンが低下するという問題がある。
また第８図に示す模式平面図のような、比較的広い面積
を専有するビット線の上下交差部が、全ビット線の中央
部に設けられるので、その分メモリセルの集積度が低下
せしめられるという問題もあった。
を専有するビット線の上下交差部が、全ビット線の中央
部に設けられるので、その分メモリセルの集積度が低下
せしめられるという問題もあった。
なお同図において、Ｄ−ＢＬ、は拡散領域により基板面
に形成される下層のビット線ＢＬ、 、 Ｌ−ＢＬ、は
金属層配線により上層に形成されるビット線ＢＬ。
に形成される下層のビット線ＢＬ、 、 Ｌ−ＢＬ、は
金属層配線により上層に形成されるビット線ＢＬ。
、Ｄ−ＢＬ２は拡散領域により基板面に形成される下層
のビット線Ｂｔ、ｚ 、Ｌ−ＢＬＺは金属層配線により
上層に形成されるビット線ＢＬ、 、Ｅはビット線の上
下交差部、ＮＯ，及びＮＤ、は拡散領域の屈曲部、ＮＬ
Ｉ及びＮｌ２は金属層配線の屈曲部、ＣＨ，及びＣＨ，
は拡散領域と金属層配線とのコンタクト窓を示す。
のビット線Ｂｔ、ｚ 、Ｌ−ＢＬＺは金属層配線により
上層に形成されるビット線ＢＬ、 、Ｅはビット線の上
下交差部、ＮＯ，及びＮＤ、は拡散領域の屈曲部、ＮＬ
Ｉ及びＮｌ２は金属層配線の屈曲部、ＣＨ，及びＣＨ，
は拡散領域と金属層配線とのコンタクト窓を示す。
本発明が解決しようとする問題点は、従来の擬似フォー
ルデッドビットライン方式のＤＲＡＭにおいて、前記の
ように対のビット線ＢＬとＢＬのインピーダンスがアン
バランスになることによってノイズマージンが低下し、
且つビット線の上下交差部が全ビット線に対して設けら
れるので集積度が低下せしめられていたことである。
ルデッドビットライン方式のＤＲＡＭにおいて、前記の
ように対のビット線ＢＬとＢＬのインピーダンスがアン
バランスになることによってノイズマージンが低下し、
且つビット線の上下交差部が全ビット線に対して設けら
れるので集積度が低下せしめられていたことである。
上記問題点は、一対をなすセンスアンプ（ＳＡＤ）、（
ＳＡ２）の離間領域に、各々のセンスアンプから対のセ
ンスアンプに向かって、一対のビット線（ＢＬ１） と
（肛１）及び（ＢＬＺ） と（且２）が対向して導出さ
れ、上記各々のセンスアンプ（ＳＡＤ） 、（ＳＡＤ）
から導出される対のビット線の中の一方のビット線（Ｂ
Ｌ１） （Ｂｌ、Ｚ）の各々が、中央部より手前側で上
層に位置し中央部より先端側で下層に位置するように、
中央部付近で上下交差して対向するセンスアンプに向か
って延在配設され、且つ上記ビット線（ＢＬ１） （Ｂ
ｔ、ｚ）と対の他方のビット線（肛１）と（乱２）が、
それぞれ中央部から手前側で上層に位置し、中央部付近
でそれぞれ先端側が下層に下がって折り返し延在せしめ
られ、それぞれのビット線（ＢＬ１） 、（ＢＬ２）
、（肛１）、（肛２）の下層に配設される先端側領域の
みに複数のメモリセル（ＭＣ）が接続され、上記上層の
ピント線と下層のピント線の層間部に、上記メモリセル
（ＭＣ）を上記ピッＨ，９１（ＢＬ１） 、（ＢＬＺ）
、（肛１）、（肛２）と直角方向に接続する複数のワ
ード線（札）が延在してなる擬似フォールデッドビット
ライン方式を有する本発明によるダイナミックランダム
アクセスメモリによって解決される。
ＳＡ２）の離間領域に、各々のセンスアンプから対のセ
ンスアンプに向かって、一対のビット線（ＢＬ１） と
（肛１）及び（ＢＬＺ） と（且２）が対向して導出さ
れ、上記各々のセンスアンプ（ＳＡＤ） 、（ＳＡＤ）
から導出される対のビット線の中の一方のビット線（Ｂ
Ｌ１） （Ｂｌ、Ｚ）の各々が、中央部より手前側で上
層に位置し中央部より先端側で下層に位置するように、
中央部付近で上下交差して対向するセンスアンプに向か
って延在配設され、且つ上記ビット線（ＢＬ１） （Ｂ
ｔ、ｚ）と対の他方のビット線（肛１）と（乱２）が、
それぞれ中央部から手前側で上層に位置し、中央部付近
でそれぞれ先端側が下層に下がって折り返し延在せしめ
られ、それぞれのビット線（ＢＬ１） 、（ＢＬ２）
、（肛１）、（肛２）の下層に配設される先端側領域の
みに複数のメモリセル（ＭＣ）が接続され、上記上層の
ピント線と下層のピント線の層間部に、上記メモリセル
（ＭＣ）を上記ピッＨ，９１（ＢＬ１） 、（ＢＬＺ）
、（肛１）、（肛２）と直角方向に接続する複数のワ
ード線（札）が延在してなる擬似フォールデッドビット
ライン方式を有する本発明によるダイナミックランダム
アクセスメモリによって解決される。
即ち本発明に係るＤ ＲＡ Ｍは、対のセンスアンプか
らそれぞれ対向するセンスアンプに向かって導出される
一対のビット線の中の、それぞれの一方のビット線をビ
ット線の中央より手前が上層を通り、中央部で上下に交
差してそれぞれ対向するビット線の下層に延在する重設
構造とし、且つ他方のビット線を中央より手前側が上層
を通り中央より先端側が下層を通って折り返した構造に
し、各ビット線が総て中央より先端側のみにメモリセル
を配設されてなる擬似フォールデッドビットライン方式
を有し、上記により対のビット線に寄生する抵抗及び容
量の配列を一定にして対のビット線間のインピーダンス
のアンバランスをなくし、これによってセンスアンプの
ノイズマージンを拡大して動作を安定化すると共に、ビ
ット線の上下に交差する個所を従来の１／２に減らして
、集積度の向上を図る。
らそれぞれ対向するセンスアンプに向かって導出される
一対のビット線の中の、それぞれの一方のビット線をビ
ット線の中央より手前が上層を通り、中央部で上下に交
差してそれぞれ対向するビット線の下層に延在する重設
構造とし、且つ他方のビット線を中央より手前側が上層
を通り中央より先端側が下層を通って折り返した構造に
し、各ビット線が総て中央より先端側のみにメモリセル
を配設されてなる擬似フォールデッドビットライン方式
を有し、上記により対のビット線に寄生する抵抗及び容
量の配列を一定にして対のビット線間のインピーダンス
のアンバランスをなくし、これによってセンスアンプの
ノイズマージンを拡大して動作を安定化すると共に、ビ
ット線の上下に交差する個所を従来の１／２に減らして
、集積度の向上を図る。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明に係る擬似フォールデッドビットライン
方式のＤＲＡＭセルの回路構造における要部を示す模式
図、第２図は本発明に係る擬似フォールデッドビットラ
イン方式セルの等価回路図、第３図は本発明の方式に一
例として用いるトレンチトランジスタ構造のメモリセル
を示す模式側断面図である。
方式のＤＲＡＭセルの回路構造における要部を示す模式
図、第２図は本発明に係る擬似フォールデッドビットラ
イン方式セルの等価回路図、第３図は本発明の方式に一
例として用いるトレンチトランジスタ構造のメモリセル
を示す模式側断面図である。
全図を通じ同一対象物は同一符合で示す。
本発明に係る擬似フォールデッドビットライン方式のＤ
ＲＡＭセルにおける特徴とする回路の要部構造は、第１
図に示すように、２個のセンスアンプＳＡ、 とＳＡ２
を対のセンスアンプとして所定の距離を隔てて対向して
配設し、センスアンプＳＡ。
ＲＡＭセルにおける特徴とする回路の要部構造は、第１
図に示すように、２個のセンスアンプＳＡ、 とＳＡ２
を対のセンスアンプとして所定の距離を隔てて対向して
配設し、センスアンプＳＡ。
、ＳＡ、の離間領域に、センスアンプＳＡ＋ 、ＳＡｚ
からそれぞれ対のセンスアンプＳＡ２ 、ＳＡＩに向か
って一対のビット線ＢＬ、と肛、及びＢＬ、と肛２が対
向して導出され、上記各センスアンプＳＡＩ 、ＳＡ２
から導出される対のビット線の中の一方のビット線ＢＬ
、 、ＢＬ、の各々が、中央部より手前側で鎖線で表す
ように上層に位置し、中央部より先端側で実線で表すよ
うに下層に位置するよう、中央部付近で上下交差して対
向するセンスアンプに向かって延在配設され、且つ同セ
ンスアンプＳＡ、 、 ＳＡ。
からそれぞれ対のセンスアンプＳＡ２ 、ＳＡＩに向か
って一対のビット線ＢＬ、と肛、及びＢＬ、と肛２が対
向して導出され、上記各センスアンプＳＡＩ 、ＳＡ２
から導出される対のビット線の中の一方のビット線ＢＬ
、 、ＢＬ、の各々が、中央部より手前側で鎖線で表す
ように上層に位置し、中央部より先端側で実線で表すよ
うに下層に位置するよう、中央部付近で上下交差して対
向するセンスアンプに向かって延在配設され、且つ同セ
ンスアンプＳＡ、 、 ＳＡ。
から導出される上記ビット線ＢＬ、 、ＢＬ２と対の他
方のビー／ ト線肛、と肛２が、それぞれ中央部から手
前側で鎖線で表すように上層に位置し、中央部付近でそ
れぞれ先端側が下層に下がり実線で示すように下層を折
り返して延在せしめられる。即ち総てのビット線ＢＬ＋
、ＢＬｚ 、ＢＬ＋ 、ＢＬｚの中央部より先端側が
下層に配設される。
方のビー／ ト線肛、と肛２が、それぞれ中央部から手
前側で鎖線で表すように上層に位置し、中央部付近でそ
れぞれ先端側が下層に下がり実線で示すように下層を折
り返して延在せしめられる。即ち総てのビット線ＢＬ＋
、ＢＬｚ 、ＢＬ＋ 、ＢＬｚの中央部より先端側が
下層に配設される。
なお上記ビット線の上層に位置する部分はＡｔ等の金属
層配線により構成され、下層に位置する部分は基板面に
形成された不純物拡散領域により構成される。
層配線により構成され、下層に位置する部分は基板面に
形成された不純物拡散領域により構成される。
そして、それぞれのビット＆％ＢＬ＋ 、ＢＬｚ 、Ｂ
Ｌ＋、肛２の下層に配設される先端側領域のみに複数の
メモリセルＭＣ＋ ”’ＭＣｌ１等が接続され、上記上
層と下層のビット線の層間部に絶縁膜を介して、上記メ
モリセルＭＣＩ及びＭＣｓ 、ＭＣｚ及びＭＣ７、ＭＣ
３及び？ＩＣ＆ 、ＭＣ４及びＭＣｓ等をそれぞれ上記
ビット線ＢＬ＋ ５ＢＬｚ 、ＢＬ＋ 、 ＢＬｚと直
角方向に接続する複数のワード線孔、〜ＷＬ、等が延在
する構造を有している。
Ｌ＋、肛２の下層に配設される先端側領域のみに複数の
メモリセルＭＣ＋ ”’ＭＣｌ１等が接続され、上記上
層と下層のビット線の層間部に絶縁膜を介して、上記メ
モリセルＭＣＩ及びＭＣｓ 、ＭＣｚ及びＭＣ７、ＭＣ
３及び？ＩＣ＆ 、ＭＣ４及びＭＣｓ等をそれぞれ上記
ビット線ＢＬ＋ ５ＢＬｚ 、ＢＬ＋ 、 ＢＬｚと直
角方向に接続する複数のワード線孔、〜ＷＬ、等が延在
する構造を有している。
第２図は本発明に係る擬似フォールデッドビットライン
方式セルの要部を示す等価回路である。
方式セルの要部を示す等価回路である。
同図に示すように、上記実施例に示された本発明に係る
回路構成を有する擬似フォールデッドビットライン方式
セルにおいては、前述のように総てのビット線の中央部
より先端部側のみにメモリセルが配設され、対のビット
線例えばＢＬ、と■。
回路構成を有する擬似フォールデッドビットライン方式
セルにおいては、前述のように総てのビット線の中央部
より先端部側のみにメモリセルが配設され、対のビット
線例えばＢＬ、と■。
は、何れもセンスアンプＳＡ、側から見て、該ビット線
の中央より手前側の配線抵抗よりなる第１の抵抗ｒ、と
、上層と下層との接続部よりなる第２の抵抗ｒ２と、基
板との間を接続する第１のメモリセルよりなる第１の容
量Ｃ１と、第１のメモリセルと第２のメモリセルとの間
の配線抵抗よりなる第３の抵抗ｒ３と、第２のメモリセ
ルよりなる第２の容量Ｃ２と、開放端に向かう抵抗ｒ４
とが同じ順序で接続された構造を存している。
の中央より手前側の配線抵抗よりなる第１の抵抗ｒ、と
、上層と下層との接続部よりなる第２の抵抗ｒ２と、基
板との間を接続する第１のメモリセルよりなる第１の容
量Ｃ１と、第１のメモリセルと第２のメモリセルとの間
の配線抵抗よりなる第３の抵抗ｒ３と、第２のメモリセ
ルよりなる第２の容量Ｃ２と、開放端に向かう抵抗ｒ４
とが同じ順序で接続された構造を存している。
従って各々の対のビット線例えばＢＬ、とＢＬ、のイン
ピーダンスはほぼ等しくなり、アンバランスを生ずるこ
とがないので、ノイズマージンが増大し、読出しの信頼
度が向上する。
ピーダンスはほぼ等しくなり、アンバランスを生ずるこ
とがないので、ノイズマージンが増大し、読出しの信頼
度が向上する。
また第１図に示されるように、上下ビット線が交差する
個所Ｅは、対のビット線のうち片方の例えばＢＬ、とＢ
Ｌ２のみに限られるので、第４図に示された従来構造同
様の比較的大面積を有するビット線の上下交差部は従来
の１／２に減少しその分、高集積化が図れる。
個所Ｅは、対のビット線のうち片方の例えばＢＬ、とＢ
Ｌ２のみに限られるので、第４図に示された従来構造同
様の比較的大面積を有するビット線の上下交差部は従来
の１／２に減少しその分、高集積化が図れる。
第３図は上記実施例に一例として用いるトレンチトラン
ジスタ構造のメモリセルを示す模式側断面図である。
ジスタ構造のメモリセルを示す模式側断面図である。
同図において、ｌはｐ型シリコン（Ｓｉ）基板、２はキ
ャパシタ絶縁膜、３は電荷蓄積電極、４は埋込み横方向
コンタクト、５はスイッチングトランジスタ、６は多結
晶シリコン（ポリＳｉ）ワード線、７はｎ゛型領領域り
なる下層のビット線、８は分離絶縁膜、９は層間絶縁膜
、１０はＡＩ等の金属層配線よりなる上層のビット線を
示す。
ャパシタ絶縁膜、３は電荷蓄積電極、４は埋込み横方向
コンタクト、５はスイッチングトランジスタ、６は多結
晶シリコン（ポリＳｉ）ワード線、７はｎ゛型領領域り
なる下層のビット線、８は分離絶縁膜、９は層間絶縁膜
、１０はＡＩ等の金属層配線よりなる上層のビット線を
示す。
以上説明のように本発明に係る擬似フォールデッドビッ
トライン方式のＤＲＡＭセルにおいては、各ビット線の
中央部より先端部側のみにメモリセルが配設されるので
、各ビット線のインピーダンスはほぼ一様に形成される
。従って情報読出しの際用いる一対のビット線間にイン
ピーダンスのアンバランスが生じないので、そのノイズ
マージンは増大し、情報読出しの信頼度が向上する。
トライン方式のＤＲＡＭセルにおいては、各ビット線の
中央部より先端部側のみにメモリセルが配設されるので
、各ビット線のインピーダンスはほぼ一様に形成される
。従って情報読出しの際用いる一対のビット線間にイン
ピーダンスのアンバランスが生じないので、そのノイズ
マージンは増大し、情報読出しの信頼度が向上する。
またビット線の上下交差部が従来に比べ半減するので、
集積度の向上が図れる。
集積度の向上が図れる。
第１図は本発明に係るＤＲＡＭセルの回路構造の要部模
式図、 第２図は本発明に係るＤＲＡＭセルの要部等価回路、 第３図は本発明の方式に一例として用いるトレンチトラ
ンジスタ構造メモリセルを示す模式側断面図、 第４図及び第５図はオーブンビットライン方式及びフォ
ールデッドビットライン方式の回路構造模式図、 第６図は従来の擬似フォールデッドビットライン方式の
回路構造模式図、 第７図は従来の擬似フォールデッドビットライン方式の
等価回路図、 第８図はビット線上下交差部の構造を示す模式平面図で
ある。 図において、 ＳＡ＋ 、ＳＡｚは対のセンスアンフ゛、ＢＬ、 、Ｂ
ｌ、Ｉ は対のビット線、ＢＬ２ 、肛２は対のビット
線、 ＭＣ，〜ＭＣ８はメモリセル、 礼はワード線 Ｅはビット線の上下交差部、 乗 １ 口 丁ぐ明に係るＤＩかＭ仁ルｅオ卸羊肋国絡図午 ２ 口 トレ〉ラドう巧′ス９末駿計メＥリセルｅ坏らで側…ｉ
ｂ■墳ξ ３ （２） オーブンビットライ〉方式の上止ふ看峻満λ幹式口５−
４ の ７オールチツＦビアトライぢ梯茗のＥ３’＆よ執隻坏ち
代１万寥 ５ 口 Ｃｂ仁フ肩宵ゴソフ、ｒ−２レナ、シ「゛ビ汁ライ℃し
檗ハシつ〔Ｄにｉ賃貧葺吟し尤七つ不６ 口 ビ・ンＬ糠Ｆ下つオ部の服≧か←わ図 柔 Ｂ の
式図、 第２図は本発明に係るＤＲＡＭセルの要部等価回路、 第３図は本発明の方式に一例として用いるトレンチトラ
ンジスタ構造メモリセルを示す模式側断面図、 第４図及び第５図はオーブンビットライン方式及びフォ
ールデッドビットライン方式の回路構造模式図、 第６図は従来の擬似フォールデッドビットライン方式の
回路構造模式図、 第７図は従来の擬似フォールデッドビットライン方式の
等価回路図、 第８図はビット線上下交差部の構造を示す模式平面図で
ある。 図において、 ＳＡ＋ 、ＳＡｚは対のセンスアンフ゛、ＢＬ、 、Ｂ
ｌ、Ｉ は対のビット線、ＢＬ２ 、肛２は対のビット
線、 ＭＣ，〜ＭＣ８はメモリセル、 礼はワード線 Ｅはビット線の上下交差部、 乗 １ 口 丁ぐ明に係るＤＩかＭ仁ルｅオ卸羊肋国絡図午 ２ 口 トレ〉ラドう巧′ス９末駿計メＥリセルｅ坏らで側…ｉ
ｂ■墳ξ ３ （２） オーブンビットライ〉方式の上止ふ看峻満λ幹式口５−
４ の ７オールチツＦビアトライぢ梯茗のＥ３’＆よ執隻坏ち
代１万寥 ５ 口 Ｃｂ仁フ肩宵ゴソフ、ｒ−２レナ、シ「゛ビ汁ライ℃し
檗ハシつ〔Ｄにｉ賃貧葺吟し尤七つ不６ 口 ビ・ンＬ糠Ｆ下つオ部の服≧か←わ図 柔 Ｂ の
Claims (1)
- 【特許請求の範囲】 一対をなすセンスアンプ（ＳＡ＿１）、（ＳＡ＿２）
の離間領域に、各々のセンスアンプから対のセンスアン
プに向かって一対のビット線（ＢＬ＿１）と（＠ＢＬ＿
１＠）及び（ＢＬ＿２）と（＠ＢＬ＿２＠）が対向して
導出され、上記各々のセンスアンプ（ＳＡ＿１）、（Ｓ
Ａ＿２）から導出される対のビット線のうちの一方のビ
ット線（ＢＬ＿１）（ＢＬ＿２）の各々が、中央部より
手前側で上層に位置し中央部より先端側で下層に位置す
るように、中央部付近で上下交差して対向するセンスア
ンプに向かって延在配設され、 且つ上記ビット線（ＢＬ＿１）（ＢＬ＿２）と対の他方
のビット線（＠ＢＬ＿１＠）と（＠ＢＬ＿２＠）が、そ
れぞれ中央部から手前側で上層に位置し、中央部付近で
それぞれ先端側が下層に下がって折り返し延在せしめら
れ、それぞれのビット線（ＢＬ＿１）、（ＢＬ＿２）、
（＠ＢＬ＿１＠）、（＠ＢＬ＿２＠）の下層に配設され
る先端側領域のみに複数のメモリセル（ＭＣ）が接続さ
れ、 上記上層と下層のビット線の層間部に、上記メモリセル
（ＭＣ）を上記ビット線（ＢＬ＿１）、（ＢＬ＿２）、
（＠ＢＬ＿１＠）、（＠ＢＬ＿２＠）と直角方向に接続
する複数のワード線（ＷＬ）が延在してなる擬似フォー
ルデッドビットライン方式を有することを特徴とするダ
イナミックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255182A JPS63108593A (ja) | 1986-10-27 | 1986-10-27 | ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255182A JPS63108593A (ja) | 1986-10-27 | 1986-10-27 | ダイナミツクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108593A true JPS63108593A (ja) | 1988-05-13 |
Family
ID=17275174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255182A Pending JPS63108593A (ja) | 1986-10-27 | 1986-10-27 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108593A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| JPH02247890A (ja) * | 1989-03-20 | 1990-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5034920A (en) * | 1988-10-12 | 1991-07-23 | Texas Instruments Incorporated | Cross point array memory device |
| US5089992A (en) * | 1988-06-30 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a data path using the same |
| KR100298871B1 (ko) * | 1993-06-02 | 2001-11-22 | 김영환 | 반도체 메모리 장치의 비트라인 구조 |
| JP2003510753A (ja) * | 1999-09-28 | 2003-03-18 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | ビット線間の結合雑音を低減するアーキテクチャ |
-
1986
- 1986-10-27 JP JP61255182A patent/JPS63108593A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089992A (en) * | 1988-06-30 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and a data path using the same |
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| US5034920A (en) * | 1988-10-12 | 1991-07-23 | Texas Instruments Incorporated | Cross point array memory device |
| JPH02247890A (ja) * | 1989-03-20 | 1990-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100298871B1 (ko) * | 1993-06-02 | 2001-11-22 | 김영환 | 반도체 메모리 장치의 비트라인 구조 |
| JP2003510753A (ja) * | 1999-09-28 | 2003-03-18 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | ビット線間の結合雑音を低減するアーキテクチャ |
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