JPH01134792A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JPH01134792A JPH01134792A JP63259269A JP25926988A JPH01134792A JP H01134792 A JPH01134792 A JP H01134792A JP 63259269 A JP63259269 A JP 63259269A JP 25926988 A JP25926988 A JP 25926988A JP H01134792 A JPH01134792 A JP H01134792A
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- JP
- Japan
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- transistor
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- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000005516 engineering process Methods 0.000 claims description 9
- 230000005611 electricity Effects 0.000 abstract 2
- 230000003068 static effect Effects 0.000 description 16
- 230000003213 activating effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は動作が静的な、即ちタイミングクロックを必要
としない、特にＣＭＯ５形式の固体電子型読出し専用メ
モリ（ＲＯＭ）に関する。
としない、特にＣＭＯ５形式の固体電子型読出し専用メ
モリ（ＲＯＭ）に関する。
ここで、ＣＭＯ５とは、ｑｏｍｐｌｅｍｅｎｔａｒｙ
ｊ４ｅｔａｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
の一般的略称であり、相補形ＭＯ５とも呼ばれるもので
あって、Ｐチャンネル・エンハンスメント形ＭＯＳトラ
ンジスタとＮチャンネル・エンハンスメント形ＭＯ５ト
ランジスタとを同一基板上に設置し、接続した集積回路
である。
ｊ４ｅｔａｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
の一般的略称であり、相補形ＭＯ５とも呼ばれるもので
あって、Ｐチャンネル・エンハンスメント形ＭＯＳトラ
ンジスタとＮチャンネル・エンハンスメント形ＭＯ５ト
ランジスタとを同一基板上に設置し、接続した集積回路
である。
またＲＯＭとは、Ｒｅａｄ Ｑｎｌｙ Ｍｅｍｏｒｙの
一般的略称である。
一般的略称である。
［従来の技術］
周知の様にｃＭｏｓ技術の静的読出し専用メモリは、実
質的に交叉する列（ｃｏｌｕｍｎｓ）及び行（ｒｏｗｓ
）の形に設けられた所定の数の金属又は多結晶シリコン
の路（ｐａｔｈｓ） によって構成されている。この列
は、実際上席に列と供給電圧との間に接続されているト
ランジスタである、それぞれのプルアップ要素（ｐｕｌ
ｌ−ｕｐ ｅｌｅｍｅｎｔｓ）に接続されている。上記
の行は、所望のアドレスによって駆動され、単一の行を
高い電圧に上げるデコーダ回路（ｄｅｃｏｄｅｒ ｃｉ
ｒｃｕｉｔ）に接続されている。それぞれの交叉部にお
いて、列及び行は絶縁されるか又は列は、ソースがアー
スに接続されており、ゲートが行によって駆動される、
トランジスタ（プルダウントランジスタ（ｐｕｌｌ−ｄ
ｏｗｎ ｔｒａｎｓｉｓｔｏｒ））のドレインと接続さ
れるかされている。従って所定の行がデコーダによって
高い電圧に上昇すると、その行が交叉する列は、プルダ
ウン要素が存在する場合にはアースの電位となる。一方
路縁されている場合には高電圧に保持される。従ってプ
ルダウントランジスタが存在することは論理“１”に対
応し、存在しないことは論理“０”に対応する。
質的に交叉する列（ｃｏｌｕｍｎｓ）及び行（ｒｏｗｓ
）の形に設けられた所定の数の金属又は多結晶シリコン
の路（ｐａｔｈｓ） によって構成されている。この列
は、実際上席に列と供給電圧との間に接続されているト
ランジスタである、それぞれのプルアップ要素（ｐｕｌ
ｌ−ｕｐ ｅｌｅｍｅｎｔｓ）に接続されている。上記
の行は、所望のアドレスによって駆動され、単一の行を
高い電圧に上げるデコーダ回路（ｄｅｃｏｄｅｒ ｃｉ
ｒｃｕｉｔ）に接続されている。それぞれの交叉部にお
いて、列及び行は絶縁されるか又は列は、ソースがアー
スに接続されており、ゲートが行によって駆動される、
トランジスタ（プルダウントランジスタ（ｐｕｌｌ−ｄ
ｏｗｎ ｔｒａｎｓｉｓｔｏｒ））のドレインと接続さ
れるかされている。従って所定の行がデコーダによって
高い電圧に上昇すると、その行が交叉する列は、プルダ
ウン要素が存在する場合にはアースの電位となる。一方
路縁されている場合には高電圧に保持される。従ってプ
ルダウントランジスタが存在することは論理“１”に対
応し、存在しないことは論理“０”に対応する。
ＲＯＭメモリと同じ構造がプログラム可能な論理アレー
（ｌｏｇｉｃ ａｒｒａｙｓ）又はＰＬＡ （ｐｒｏｇ
ｒａｍａｂｌｅｊｏｇｉｃ ａｒｒａｙ）の中に見出さ
れ、同アレーはこの場合デコーダの人力の総ての可能な
組合せがデコードされないと云う点で本当のＲＯＭメモ
リと区別される。本発明において用語“読出し専用メモ
リ”はＲＯＭメモリ及びプログラム可能な論理アレーの
両者を意味する。
（ｌｏｇｉｃ ａｒｒａｙｓ）又はＰＬＡ （ｐｒｏｇ
ｒａｍａｂｌｅｊｏｇｉｃ ａｒｒａｙ）の中に見出さ
れ、同アレーはこの場合デコーダの人力の総ての可能な
組合せがデコードされないと云う点で本当のＲＯＭメモ
リと区別される。本発明において用語“読出し専用メモ
リ”はＲＯＭメモリ及びプログラム可能な論理アレーの
両者を意味する。
この形式のＲＯＭメモリの所定のアドレスを読取ってい
る間、プルアップセル及びプルダウンセルの両者は活性
化されており、従って静電流が供給電圧からアースの方
向に流れる。従って読取り速度は制限され、電流の消費
が高い、即ちそれぞれのセルが供給電圧から電流をドレ
インする。
る間、プルアップセル及びプルダウンセルの両者は活性
化されており、従って静電流が供給電圧からアースの方
向に流れる。従って読取り速度は制限され、電流の消費
が高い、即ちそれぞれのセルが供給電圧から電流をドレ
インする。
静的ＲＯＭメモリの低い速度及び高い消費の難点を解決
するために動的ＲＯＭメモリを設けることが知られてお
り同メモリの中でクロックのステップφ１及びφ２がプ
ルアップセル及びプルダウンセルを交互に活性化して絶
対に静電流が生じない様にするために用いられる。第１
のステップの間に充電された電荷は列のプルダウンセル
を作動させるための電流となる。しかしながらメモリが
低い速度で作動する場合には（即ちクロック周波数が低
い場合には）出力にラッチを設けて第２のステップの間
、列の状態を静的に保つ必要がある。即ち分散電流（ｄ
ｉｓｐｅｒｓｉｏｎ ｃｕｒｒｅｎｔ）により列の寄生
容量が放電する。
するために動的ＲＯＭメモリを設けることが知られてお
り同メモリの中でクロックのステップφ１及びφ２がプ
ルアップセル及びプルダウンセルを交互に活性化して絶
対に静電流が生じない様にするために用いられる。第１
のステップの間に充電された電荷は列のプルダウンセル
を作動させるための電流となる。しかしながらメモリが
低い速度で作動する場合には（即ちクロック周波数が低
い場合には）出力にラッチを設けて第２のステップの間
、列の状態を静的に保つ必要がある。即ち分散電流（ｄ
ｉｓｐｅｒｓｉｏｎ ｃｕｒｒｅｎｔ）により列の寄生
容量が放電する。
［発明が解決しようとする課題］
動的メモリは（ｄｙｎａｍｉｃ ｍｅｍｏｒｙ）は静的
メモリ（ｓｔａｔｉｃ ｍｅｍｏｒｙ）より迅速かつ低
消費であるが系の同期にリンクする２つのクロックステ
ップφ１及びφ２を必要としかつ更に出力にラッチを必
要とすると云う難点がある。
メモリ（ｓｔａｔｉｃ ｍｅｍｏｒｙ）より迅速かつ低
消費であるが系の同期にリンクする２つのクロックステ
ップφ１及びφ２を必要としかつ更に出力にラッチを必
要とすると云う難点がある。
［発明の目的］
即ち本発明の目的は動的メモリの低消費性を有しクロッ
クも出力のラッチも必要としないＲＯＭメモリ（又はＰ
ＬＡ）を提供するにある。
クも出力のラッチも必要としないＲＯＭメモリ（又はＰ
ＬＡ）を提供するにある。
［課題を解決するための手段］
上記の目的並びに以下明かになる他の目的及び利点は、
本発明により、即ち複数の個々に活性化される行及びこ
の行と交叉する複数の主列（ｍａｉｎ ｃｏｌｕｍｎｓ
）を含みかつ論理″０″に対応するそれぞれの交叉部で
交叉線によって制御されるプルダウンセルに接続されて
おり、それぞれの主列がそれぞれのプルアップトランジ
スタを介して供給電圧に接続されているＣＭＯ５技術の
読出し専用メモリにおいて、補助列（ａｕｘｉ目ａｒｙ
ｃｏｌｕｍｎｓ）がそれぞれの主列と関連しており更に
それぞれのプルアップトランジスタを介して供給電圧に
接続されており論理“１”に対応するそれぞれの交叉部
で交叉線により制御されるブルダウンセルに接続されて
いること、及び補助列のプルアップトランジスタのゲー
トが主列に接続されていることを特徴とするＣＭＯＳ技
術の読出し専用メモリにより達せられる。
本発明により、即ち複数の個々に活性化される行及びこ
の行と交叉する複数の主列（ｍａｉｎ ｃｏｌｕｍｎｓ
）を含みかつ論理″０″に対応するそれぞれの交叉部で
交叉線によって制御されるプルダウンセルに接続されて
おり、それぞれの主列がそれぞれのプルアップトランジ
スタを介して供給電圧に接続されているＣＭＯ５技術の
読出し専用メモリにおいて、補助列（ａｕｘｉ目ａｒｙ
ｃｏｌｕｍｎｓ）がそれぞれの主列と関連しており更に
それぞれのプルアップトランジスタを介して供給電圧に
接続されており論理“１”に対応するそれぞれの交叉部
で交叉線により制御されるブルダウンセルに接続されて
いること、及び補助列のプルアップトランジスタのゲー
トが主列に接続されていることを特徴とするＣＭＯＳ技
術の読出し専用メモリにより達せられる。
［実施例］
以下本発明を添付の実施例に関する図面に就き詳細に説
明する。
明する。
第１図は、従来の静形式ＣＭＯ５読出し専用メモリを示
す。
す。
第１図において静形式のＣＭＯＳ技術におけるＲＯＭの
２つの列Ｃ１及びＣ２が包括性Ｒ１と交叉している。メ
モリ全体はそれぞれ複数の列及び行を含んでいるがそれ
らは簡単のために全部は図示されていない。
２つの列Ｃ１及びＣ２が包括性Ｒ１と交叉している。メ
モリ全体はそれぞれ複数の列及び行を含んでいるがそれ
らは簡単のために全部は図示されていない。
それぞれの列はそれぞれのＰＭＯＳトランジスタＰ１及
びＰｌのドレインに達しており、それぞれのトランジス
タのソースは静の供給電圧ＶＣＣに結合されており、ゲ
ートはアースに接続されている。従って発明の詳細な説
明の欄の冒頭に記載したようにＰｌ及びＰｌは行Ｃ１及
びＣ２を“ハイ（ｈｉｇｈ ）”に保持するプルアップ
セルの働きをする。行のＲ１はデコーダＤＥＣの出力に
より同デコーダは、プリセットされたアドレスがそれ自
体は既知の方法でその入力にかかる場合にその出力を上
昇するＲ１とＣ１の交叉部においてＮＭＯＳトランジス
タＮ１のドレインがＣ８に接続されており、そのドレイ
ンがアースに接続されており、ゲートがＲｎに接続され
ている。Ｒｎと６２の交叉部にはセルは接続されていな
い、従ってＲｎにアクティブな時には列ＣＩは強制的に
接地され、論理“０”を出し、列Ｃ２は“ハイ”に保持
され論理“１”を出す。このようにして全メモリがプロ
グラムされる。
びＰｌのドレインに達しており、それぞれのトランジス
タのソースは静の供給電圧ＶＣＣに結合されており、ゲ
ートはアースに接続されている。従って発明の詳細な説
明の欄の冒頭に記載したようにＰｌ及びＰｌは行Ｃ１及
びＣ２を“ハイ（ｈｉｇｈ ）”に保持するプルアップ
セルの働きをする。行のＲ１はデコーダＤＥＣの出力に
より同デコーダは、プリセットされたアドレスがそれ自
体は既知の方法でその入力にかかる場合にその出力を上
昇するＲ１とＣ１の交叉部においてＮＭＯＳトランジス
タＮ１のドレインがＣ８に接続されており、そのドレイ
ンがアースに接続されており、ゲートがＲｎに接続され
ている。Ｒｎと６２の交叉部にはセルは接続されていな
い、従ってＲｎにアクティブな時には列ＣＩは強制的に
接地され、論理“０”を出し、列Ｃ２は“ハイ”に保持
され論理“１”を出す。このようにして全メモリがプロ
グラムされる。
ここで、 ＰＭＯＳトランジスタ、 ＮＭＯＳトランジ
スタとは、ＭＯＳのそれぞれ、Ｐチャンネル・トランジ
スタ及びＮチャンネル・トランジスタとも呼ばれている
ものである。
スタとは、ＭＯＳのそれぞれ、Ｐチャンネル・トランジ
スタ及びＮチャンネル・トランジスタとも呼ばれている
ものである。
既に記載したようにこの形式のメモリはＶ。Ｃから静電
流を吸収するのでパワーの消費が高く作動の速度が遅い
。
流を吸収するのでパワーの消費が高く作動の速度が遅い
。
第２図は、第１図に類似しているが、同様に従来の技術
による動形式のＲＯＭメモリに関する。トランジスタＰ
１及びＰｌは系のクロックに連動しているφ１によって
活性化される一方ＲＯＭセルＮｔＡよ他のＮＭＯＳトラ
ンジスタＮＸ、を介してアースに接続されており、同ト
ランジスタはφ、と逆の位相の信号φ２によって制御さ
れている。この様にして列Ｃ１及びＣ２はアースから絶
縁されていてプレチャージされている時のみ“ハイ”に
なる一方列がＶｃｃから絶縁されている時に行Ｒｎの読
取りがチャージされた電荷を用いて行なわれる。従フて
ここには静電流がなくパワーの消費も低く作動速度も高
い。しかしながら信号φ１及びφ２が必要となり更に、
列から電荷が分散するにもかかわらず確実な読取りを行
なうために列の出力にラッチを設けることが通常必要と
なる。
による動形式のＲＯＭメモリに関する。トランジスタＰ
１及びＰｌは系のクロックに連動しているφ１によって
活性化される一方ＲＯＭセルＮｔＡよ他のＮＭＯＳトラ
ンジスタＮＸ、を介してアースに接続されており、同ト
ランジスタはφ、と逆の位相の信号φ２によって制御さ
れている。この様にして列Ｃ１及びＣ２はアースから絶
縁されていてプレチャージされている時のみ“ハイ”に
なる一方列がＶｃｃから絶縁されている時に行Ｒｎの読
取りがチャージされた電荷を用いて行なわれる。従フて
ここには静電流がなくパワーの消費も低く作動速度も高
い。しかしながら信号φ１及びφ２が必要となり更に、
列から電荷が分散するにもかかわらず確実な読取りを行
なうために列の出力にラッチを設けることが通常必要と
なる。
第３図は、第１図及び第２図゛に類似しているが、本発
明によるＣＭＯＳ技術のＲＯＭメモリに関する。この構
成も行Ｒｎ及び列Ｃ１及びＣ２を含み同列はそれぞれプ
ルアップトランジスタＰ１及びＰｌに達している。第２
の補助列ＣＸ、及びＣＸ２がそれぞれの列のかたわらに
設けられており一方においてＰＩ及びＰｌのゲートに接
続されており他方においてそれぞれＰＭＯＳトランジス
タＰＸ、及びＰＸ２を介してｖｅｃに接続されており同
トランジスタのゲートはそれぞれＣＩ及びＣ２に接続さ
れている。
明によるＣＭＯＳ技術のＲＯＭメモリに関する。この構
成も行Ｒｎ及び列Ｃ１及びＣ２を含み同列はそれぞれプ
ルアップトランジスタＰ１及びＰｌに達している。第２
の補助列ＣＸ、及びＣＸ２がそれぞれの列のかたわらに
設けられており一方においてＰＩ及びＰｌのゲートに接
続されており他方においてそれぞれＰＭＯＳトランジス
タＰＸ、及びＰＸ２を介してｖｅｃに接続されており同
トランジスタのゲートはそれぞれＣＩ及びＣ２に接続さ
れている。
（包括）行Ｒｎｋ列のそれぞれの対Ｃ，−ＣＸ、及びＣ
２−ＣＸ２、即ち個々のセルはそれぞれＮＭＯＳプルダ
ウントランジスタＮ、及びＮ２を有し同トランジスタの
ゲートは行Ｒ１によって駆動されドレインはアースに接
続されている。Ｎｌ及びＮ２のドレインはそれぞれ論理
“０”を発生する主列Ｃ１及び論理“１”を発生する補
助列ＣＸ２に接続されている。
２−ＣＸ２、即ち個々のセルはそれぞれＮＭＯＳプルダ
ウントランジスタＮ、及びＮ２を有し同トランジスタの
ゲートは行Ｒ１によって駆動されドレインはアースに接
続されている。Ｎｌ及びＮ２のドレインはそれぞれ論理
“０”を発生する主列Ｃ１及び論理“１”を発生する補
助列ＣＸ２に接続されている。
以下メモリの作動法を説明する。行Ｒｎが活性化される
と総てのＮＭＯＳトランジスタが活性化断れる。ＣＩが
アースの電圧になりプルアップトランジスタＰＸＩを活
性化しＣｘ、をＶｃｃに上昇する。従ってトランジスタ
Ｐ１は遮断（“オフ”）され列ＣＩの出力は静的に°°
クローｌｏｗ）”となる。即ちプルダウンＮ１が活性化
される。
と総てのＮＭＯＳトランジスタが活性化断れる。ＣＩが
アースの電圧になりプルアップトランジスタＰＸＩを活
性化しＣｘ、をＶｃｃに上昇する。従ってトランジスタ
Ｐ１は遮断（“オフ”）され列ＣＩの出力は静的に°°
クローｌｏｗ）”となる。即ちプルダウンＮ１が活性化
される。
同時にＣＸ２もアースの電圧となり列Ｃ２のプルアップ
トランジスタＰ２を活性化しＰＸ２を“オフ”する。即
ち列Ｃ２はＰ２によって静的に“ハイ”に保持される。
トランジスタＰ２を活性化しＰＸ２を“オフ”する。即
ち列Ｃ２はＰ２によって静的に“ハイ”に保持される。
回路は、電流を、切換、即ち行がアクティブから非アク
ティブ又はその逆に変える間にしか吸収せず、その際Ｎ
ＭＯＳプルダウンセルはアースからプルアップトランジ
スタに至る路を作り、同トランジスタはこの瞬間アクテ
ィブである。
ティブ又はその逆に変える間にしか吸収せず、その際Ｎ
ＭＯＳプルダウンセルはアースからプルアップトランジ
スタに至る路を作り、同トランジスタはこの瞬間アクテ
ィブである。
主及び補助列Ｃ及びＣＸが一度最終状態に達すると静電
流はもはや存在しない。即ちそれぞれの列に対して単一
のＰＭＯＳ又は８ＭＯ５トランジスタしかアクティブで
なく両者は絶対に同時にはアクティブにならない。それ
ぞれの列がＶＣＣに接続されているか又はアクティブな
トランジスタを介してアースに接続されているので分散
の問題はない。
流はもはや存在しない。即ちそれぞれの列に対して単一
のＰＭＯＳ又は８ＭＯ５トランジスタしかアクティブで
なく両者は絶対に同時にはアクティブにならない。それ
ぞれの列がＶＣＣに接続されているか又はアクティブな
トランジスタを介してアースに接続されているので分散
の問題はない。
消耗は動的メモリに類似して実際上竿であり、その外に
クロック及びラッチを必要としないと云う利点がある。
クロック及びラッチを必要としないと云う利点がある。
追加の補助列の負担は上記の利点に比較して無視しうる
ものである。
ものである。
作動速度及び構成の単純性は静的メモリに類似している
。更にメモリのプログラムはプルダウンセルのドレイン
から２つの列、即ち主列及び補助列のいずれかに至る金
属による接続にしか依存しない。従ってプログラムは従
来の方法よりも簡単である。即ち単一の金属接触しか含
まずアクティブな半導体エリアを含まない。
。更にメモリのプログラムはプルダウンセルのドレイン
から２つの列、即ち主列及び補助列のいずれかに至る金
属による接続にしか依存しない。従ってプログラムは従
来の方法よりも簡単である。即ち単一の金属接触しか含
まずアクティブな半導体エリアを含まない。
以上本発明の特に好ましい実施例に就と記載したが本発
明の要旨を逸脱することなく等価の改善及び変形がこの
分野の専門家によって容易に可能であることは当然であ
る。
明の要旨を逸脱することなく等価の改善及び変形がこの
分野の専門家によって容易に可能であることは当然であ
る。
第１図は従来の技術による静形式のＣＭＯＳ読出し専用
メモリの部分回路図である。 第２図は従来の技術による動形式のＣＭＯＳ読出し専用
メモリの部分図である。 第３図は本発明による静形式のＣＭＯＳ読出し専用メモ
リの部分図である。 Ｒｎ・・・（ｎ番目の）行 Ｃ１、Ｃ２・・・（１番目、２番目の）列又は主列ＣＬ
、ＣＬ ・” （１番目、２番目の）補助列Ｎ１・・・
ＲＯＭセル φ１．φ２・・・クロックステップ（信号）Ｖｃｃ・・
・供給電圧 ＶｃｃＶｃｃ ＣＩＣ２ 第１図 ＶｃｃＶｃｃ 第２図 Ｖｃｃ Ｖ（（ ＣＩ Ｃ２ 第３図
メモリの部分回路図である。 第２図は従来の技術による動形式のＣＭＯＳ読出し専用
メモリの部分図である。 第３図は本発明による静形式のＣＭＯＳ読出し専用メモ
リの部分図である。 Ｒｎ・・・（ｎ番目の）行 Ｃ１、Ｃ２・・・（１番目、２番目の）列又は主列ＣＬ
、ＣＬ ・” （１番目、２番目の）補助列Ｎ１・・・
ＲＯＭセル φ１．φ２・・・クロックステップ（信号）Ｖｃｃ・・
・供給電圧 ＶｃｃＶｃｃ ＣＩＣ２ 第１図 ＶｃｃＶｃｃ 第２図 Ｖｃｃ Ｖ（（ ＣＩ Ｃ２ 第３図
Claims (1)
- 【特許請求の範囲】 １、複数の個々の活性化される行（Ｒ＿ｎ）及びこの行
と交叉する複数の主列（Ｃ＿１、Ｃ＿２）を含みかつ論
理“０”に対応するそれぞれの交叉部で 交叉線によって制御されるプルダウンセル （Ｎ＿１）に接続されており、それぞれの主列がそれぞ
れのプルアップトランジスタ（Ｐ＿１、Ｐ＿２）を介し
て供給電圧に接続されているＣＭＯＳ技術の読出し専用
メモリにおいて、 補助列（ＣＸ＿１、ＣＸ＿２）がそれぞれの主列と関連
しており更にそれぞれのプルアップトランジスタを介し
て供給電圧に接続されており論理“１”に対応するそれ
ぞれの交叉部で交叉線により制御されるプルダウンセル
（Ｐ＿２）に接続されていること、及び 補助列のプルアップトランジスタのゲート が主列に接続されていること、 を特徴とするＣＭＯＳ技術の読出し専用メモリ。 ２、上記の供給電圧が正であり、上記のプルアップトラ
ンジスタがＰＭＯＳ形式のトランジスタであることを特
徴とする請求項１に記載のＣＭＯＳ技術の読出し専用メ
モリ。 ３、主列及び補助列に対する上記のプルダウンセルがＮ
ＭＯＳ形式であることを特徴とする請求項２に記載のＣ
ＭＯＳ技術の読出し専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8722339A IT1231902B (it) | 1987-10-20 | 1987-10-20 | Memoria elettronica cmos di sola lettura a funzionamento statico |
| IT22339A/87 | 1987-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134792A true JPH01134792A (ja) | 1989-05-26 |
| JP2669867B2 JP2669867B2 (ja) | 1997-10-29 |
Family
ID=11194905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25926988A Expired - Fee Related JP2669867B2 (ja) | 1987-10-20 | 1988-10-14 | 読出し専用メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4928261A (ja) |
| EP (1) | EP0312789B1 (ja) |
| JP (1) | JP2669867B2 (ja) |
| DE (1) | DE3880615T2 (ja) |
| IT (1) | IT1231902B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940332A (en) * | 1997-11-13 | 1999-08-17 | Stmicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
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| US4928261A (en) | 1990-05-22 |
| EP0312789A2 (en) | 1989-04-26 |
| JP2669867B2 (ja) | 1997-10-29 |
| EP0312789A3 (en) | 1990-06-20 |
| IT1231902B (it) | 1992-01-15 |
| EP0312789B1 (en) | 1993-04-28 |
| DE3880615D1 (de) | 1993-06-03 |
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