JPS63108826A - デ−タ変換方法 - Google Patents
デ−タ変換方法Info
- Publication number
- JPS63108826A JPS63108826A JP25364486A JP25364486A JPS63108826A JP S63108826 A JPS63108826 A JP S63108826A JP 25364486 A JP25364486 A JP 25364486A JP 25364486 A JP25364486 A JP 25364486A JP S63108826 A JPS63108826 A JP S63108826A
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- signal
- signals
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- data conversion
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ変換方法に係り、特に回線設定を行なう
多重変換装置の伝送路側データを変換するデータ変換方
法に関する。
多重変換装置の伝送路側データを変換するデータ変換方
法に関する。
従来の多重変換装置のデータ変換方法については、たと
えば片桐他「Ｍ２０形多重変換装置ＪＮＥＣ技報Ｖｏｎ
、３５． ＆１２（１９８２年） ｐ、２２〜２９な
どに記載されている。
えば片桐他「Ｍ２０形多重変換装置ＪＮＥＣ技報Ｖｏｎ
、３５． ＆１２（１９８２年） ｐ、２２〜２９な
どに記載されている。
第３図はこの従来のデータ変換方法を例示するブロック
構成図である。同図は伝送路側の６Ｍｂ／ｓの回線と局
内側の８Ｍｂ／ｓの回線のチャネルタイムスロットを入
れ換えて回線設定を行なう多重変換装置において６Ｍｂ
／ｓの伝送路回線を８Ｍ ｂ ／ ｓ信号に変換する回
路を示し、５，６は５／４変換部、７は多重化部、８は
直列／並列変換部である。第３図の回路で６Ｍｂ／ｓの
伝送路回線ＨＷ１〜ＨＷ１０の６Ｍｂ／ｓ、９６チャネ
ル多重信号を８ Ｍｂ／ｓ、 １２０チャネル多重信号
に変換するさい、６Ｍｂ／ｓ信号を５本集めて５／４変
換部５，６で４本の８Ｍｂ／ｓ信号に変換する（５／４
変換と略称）過程を採ったのち、その８Ｍｂ／ｓ信号を
８本集めて多重変換部７で多重変換した８Ｍｂ／５（１
２０チャネル、オクテツト多重）信号を直列／並列変換
部８で８ Ｍｂ／ｓ （９６０チャネル、ビット多重）
の並列信号に変換している。
構成図である。同図は伝送路側の６Ｍｂ／ｓの回線と局
内側の８Ｍｂ／ｓの回線のチャネルタイムスロットを入
れ換えて回線設定を行なう多重変換装置において６Ｍｂ
／ｓの伝送路回線を８Ｍ ｂ ／ ｓ信号に変換する回
路を示し、５，６は５／４変換部、７は多重化部、８は
直列／並列変換部である。第３図の回路で６Ｍｂ／ｓの
伝送路回線ＨＷ１〜ＨＷ１０の６Ｍｂ／ｓ、９６チャネ
ル多重信号を８ Ｍｂ／ｓ、 １２０チャネル多重信号
に変換するさい、６Ｍｂ／ｓ信号を５本集めて５／４変
換部５，６で４本の８Ｍｂ／ｓ信号に変換する（５／４
変換と略称）過程を採ったのち、その８Ｍｂ／ｓ信号を
８本集めて多重変換部７で多重変換した８Ｍｂ／５（１
２０チャネル、オクテツト多重）信号を直列／並列変換
部８で８ Ｍｂ／ｓ （９６０チャネル、ビット多重）
の並列信号に変換している。
第４図（ａ）、 （ｂ）、 （ｃ）は第３図の各ａ、ｂ
、ｃ部のフレーム構成図である。第４図（ａ）の５／４
変換前のａ部のフレーム構成を有するＨＷＩ〜ＨＷＩＯ
の１０本の６Ｍｂ／ｓ信号はＨＷＩ 〜ＨＷ５．ＨＷ６
〜ＨＷＩＯについてそれぞれ１タイムスロツトずつシフ
トした信号を各ＨＧ（ハンドリンググループ）ごとに例
えば各１本目の信号線はＨＧＩ。
、ｃ部のフレーム構成図である。第４図（ａ）の５／４
変換前のａ部のフレーム構成を有するＨＷＩ〜ＨＷＩＯ
の１０本の６Ｍｂ／ｓ信号はＨＷＩ 〜ＨＷ５．ＨＷ６
〜ＨＷＩＯについてそれぞれ１タイムスロツトずつシフ
トした信号を各ＨＧ（ハンドリンググループ）ごとに例
えば各１本目の信号線はＨＧＩ。
ＨＧ５．ＨＧ９．ＨＧＩ３をまとめて５／４変換を行な
うと第４図（ｂ）の５／４変換後のｂ部のフレーム構成
となり、この５７４変換後の各４本の信号の位相をそろ
えて直列（８ビットオクテツト多重）の８本分の信号を
並列８ビツトに変換すると第４図（ｃ）の直列／並列変
換後の０部のフレーム構成となる。
うと第４図（ｂ）の５／４変換後のｂ部のフレーム構成
となり、この５７４変換後の各４本の信号の位相をそろ
えて直列（８ビットオクテツト多重）の８本分の信号を
並列８ビツトに変換すると第４図（ｃ）の直列／並列変
換後の０部のフレーム構成となる。
この従来の５／４変換器を用いたデータ変換方法による
第４図（ｃ）の８ Ｍｂ／ｓ （９６０チャネル）多重
信号のフレーム構成は４ビツトごとにＨＧＩ〜ＨＧ４．
ＨＧ５〜ＨＧ８．ＨＧ９〜ＨＧ１２． ＨＧ１３〜ＨＧ
１６の５タイムスロツトずつ多重され。
第４図（ｃ）の８ Ｍｂ／ｓ （９６０チャネル）多重
信号のフレーム構成は４ビツトごとにＨＧＩ〜ＨＧ４．
ＨＧ５〜ＨＧ８．ＨＧ９〜ＨＧ１２． ＨＧ１３〜ＨＧ
１６の５タイムスロツトずつ多重され。
ＨＷについてもＨＷＩ〜ＨＷＩＯまでが交互に並んでい
て、ＨＷとＨＧの位置がかなり複雑になっている。
て、ＨＷとＨＧの位置がかなり複雑になっている。
上記従来技術では、６Ｍｂ／ｓの伝送路回線を８Ｍ ｂ
／ ｓ信号に変換するさいに６Ｍｂ／ｓ信号を５本集
めて４本の８Ｍｂ／ｓ信号に変換する過程を経たのち８
Ｍｂ／ｓ信号を８本集めて並列信号に変換しているが、
そのフレーム構成がかなり複雑となるため伝送路のどの
回線のどのチャネルが８Ｍｂ／５（９６０チャネル、ビ
ット多重）の並列信号上にあるのか回路構成上からチャ
ネルの位置を認識することが戴しくなることから、試験
などのための回線アクセス機能を付加する場合の回路構
成が複雑かつ大規模となるうえ、回線設定を行なうさい
にフレーム構成が簡単な数式で表現できないのでソフト
ウェアが複雑で大規模となるという問題があった。
／ ｓ信号に変換するさいに６Ｍｂ／ｓ信号を５本集
めて４本の８Ｍｂ／ｓ信号に変換する過程を経たのち８
Ｍｂ／ｓ信号を８本集めて並列信号に変換しているが、
そのフレーム構成がかなり複雑となるため伝送路のどの
回線のどのチャネルが８Ｍｂ／５（９６０チャネル、ビ
ット多重）の並列信号上にあるのか回路構成上からチャ
ネルの位置を認識することが戴しくなることから、試験
などのための回線アクセス機能を付加する場合の回路構
成が複雑かつ大規模となるうえ、回線設定を行なうさい
にフレーム構成が簡単な数式で表現できないのでソフト
ウェアが複雑で大規模となるという問題があった。
本発明の目的は回線設定を行なう多重変換装置における
フレーム構成がより簡単になるデータ変換方法を提供す
るにある。
フレーム構成がより簡単になるデータ変換方法を提供す
るにある。
上記目的は、伝送路側の６Ｍｂ／ｓの回線と局内側の８
Ｍｂ／ｓの回線のチャネルタイムスロットを入れ換えて
回線設定を行なう多重変換装置の６Ｍｂ／ｓの伝送路回
線を８Ｍｂ／ｓ信号に変換する回路において、６ Ｍｂ
／ｓ、 ９６チャネル多重信号を１０本集めて８Ｍｂ／
ｓの伝送ビットレートにしたのち、各信号をシフトした
うえタイムスロットを入れ換えて８本の８Ｍｂ／ｓ、１
２０チャネル多重信号に変換してから（１０／８変換と
略称）、この８本の信号を８ Ｍｂ／ｓ （９６０チャ
ネル、ビット多重）の並列信号に変換するようにしたデ
ータ変換方法により達成される。
Ｍｂ／ｓの回線のチャネルタイムスロットを入れ換えて
回線設定を行なう多重変換装置の６Ｍｂ／ｓの伝送路回
線を８Ｍｂ／ｓ信号に変換する回路において、６ Ｍｂ
／ｓ、 ９６チャネル多重信号を１０本集めて８Ｍｂ／
ｓの伝送ビットレートにしたのち、各信号をシフトした
うえタイムスロットを入れ換えて８本の８Ｍｂ／ｓ、１
２０チャネル多重信号に変換してから（１０／８変換と
略称）、この８本の信号を８ Ｍｂ／ｓ （９６０チャ
ネル、ビット多重）の並列信号に変換するようにしたデ
ータ変換方法により達成される。
上記のデータ変換方法は、１０／８変換器（セレクタ）
により１０本の９６チャネル分が多重化された６Ｍｂ／
ｓ回線を８本の８Ｍｂ／ｓの伝送速度に１２０チャネル
分を多重化し、この８本分の信号を直列／並列変換器に
よりビット多重化した８Ｍｂ／５（９６０チャネル多重
化）信号に変換するものであるが、試験のための回線ア
クセスと回線設定がビット多重化した８Ｍｂ／５（９６
０チャネル）並列信号上で行なわれるのでフレーム構成
が極力単純な形にする必要があるのに対応して、上記デ
ータ変換方法のフレーム構成（第２図（Ｑ）が従来方法
のフレーム構成（第４図（ｃ）に比較して相当に簡単化
される。
により１０本の９６チャネル分が多重化された６Ｍｂ／
ｓ回線を８本の８Ｍｂ／ｓの伝送速度に１２０チャネル
分を多重化し、この８本分の信号を直列／並列変換器に
よりビット多重化した８Ｍｂ／５（９６０チャネル多重
化）信号に変換するものであるが、試験のための回線ア
クセスと回線設定がビット多重化した８Ｍｂ／５（９６
０チャネル）並列信号上で行なわれるのでフレーム構成
が極力単純な形にする必要があるのに対応して、上記デ
ータ変換方法のフレーム構成（第２図（Ｑ）が従来方法
のフレーム構成（第４図（ｃ）に比較して相当に簡単化
される。
以下に本発明の一実施例を第１図および第２図（ａ）、
（ｂ）、（ｃ）により説明する。
（ｂ）、（ｃ）により説明する。
第１図は本発明によるデータ変換方法の一実施例を示す
ブロック構成図である。同図は第３図と同じく伝送路側
の６Ｍｂ／ｓの回線と局内側の８Ｍｂ／ｓの回線のチャ
ネルタイムスロットを入れ換えて回線設定を行なう多重
変換装置において６Ｍｂ／ｓの伝送回線を８Ｍｂ／ｓの
信号に変換する回路を示し、１はシフトレジスタ、２は
セレクタ（１０／８変換器）、３はシフトレジスタ、４
は直列／並列変換器である。
ブロック構成図である。同図は第３図と同じく伝送路側
の６Ｍｂ／ｓの回線と局内側の８Ｍｂ／ｓの回線のチャ
ネルタイムスロットを入れ換えて回線設定を行なう多重
変換装置において６Ｍｂ／ｓの伝送回線を８Ｍｂ／ｓの
信号に変換する回路を示し、１はシフトレジスタ、２は
セレクタ（１０／８変換器）、３はシフトレジスタ、４
は直列／並列変換器である。
第１図の回線で、シフトレジスタ１には１０本の６ Ｍ
ｂ／ｓ （９６チャネル）信号を速度変換した８Ｍｂ／
５（９６チャネル）の回線ＨＷＩ 〜ＨＷＩＯの信号が
入力し、各回線ＨＷＩ〜ＨＷＩＯごとにシフトしてセレ
クタ（１０／８変換器）２に入力する。セレクタ２は回
線ＨＷＩ〜ＨＷＩＯの相互ハイウェイ間においてタイム
スロットの入れ換えを行ない、８本の８ Ｍｂ／ｓ （
１２０チャネル）の信号に変換する。
ｂ／ｓ （９６チャネル）信号を速度変換した８Ｍｂ／
５（９６チャネル）の回線ＨＷＩ 〜ＨＷＩＯの信号が
入力し、各回線ＨＷＩ〜ＨＷＩＯごとにシフトしてセレ
クタ（１０／８変換器）２に入力する。セレクタ２は回
線ＨＷＩ〜ＨＷＩＯの相互ハイウェイ間においてタイム
スロットの入れ換えを行ない、８本の８ Ｍｂ／ｓ （
１２０チャネル）の信号に変換する。
これらの８本の８Ｍｂ／ｓ信号はシフトレジスタ３でシ
フトして位相をそろえたうえ、直列／並列変換器４で８
Ｍ ｂ ／ ｓ （９６０チャネル、ビット多重）の
並列信号に変換して、回線設定スイッチ部とのインター
フェース信号とする。
フトして位相をそろえたうえ、直列／並列変換器４で８
Ｍ ｂ ／ ｓ （９６０チャネル、ビット多重）の
並列信号に変換して、回線設定スイッチ部とのインター
フェース信号とする。
第２図（ａ）、 （ｂ）、 （ｃ）は第１図の各ａ、ｂ
、ｃ部のフレーム構成図である。まず第１図の回線ＨＷ
１〜ＨＷＩＯの１０本の８ Ｍｂ／ ｓ （９６チャネ
ル）信号はシフトレジスタ１により１タイムスロツト（
８ビツト）ずつシフトされて第２図（ａ）に示すａ部の
フレーム構成となる。このシフトした１０本の８Ｍｂ／
５（９６チャネル）信号はセレクタ（１０／８変換器）
２によりタイムスロットの入れ換えを行ない１例えば８
ビット単位でＨＷＩ〜ＨＷＩＯのタイムスロットを順次
に選択すると、第２図（ｂ）に示すような同一のＨＧ
（ハンドリンググループ）についてＨＷＩ〜）（ＷＩＯ
まで１本の信号線に多重化され８本の８ Ｍｂ／ｇ ＜
１２０チャネル）の信号に変換されたｂ部のフレーム構
成となる。このセレクタ２の出力はシフトレジスタ３で
シフトして位相をそろえたのち、直列／並列変換器４に
より並列信号に変換することにより、第２図（ｃ）に示
すような８ Ｍｂ／ｓ （９６Ｇチャネル、ビット多重
）の並列信号のフレーム構成となる。
、ｃ部のフレーム構成図である。まず第１図の回線ＨＷ
１〜ＨＷＩＯの１０本の８ Ｍｂ／ ｓ （９６チャネ
ル）信号はシフトレジスタ１により１タイムスロツト（
８ビツト）ずつシフトされて第２図（ａ）に示すａ部の
フレーム構成となる。このシフトした１０本の８Ｍｂ／
５（９６チャネル）信号はセレクタ（１０／８変換器）
２によりタイムスロットの入れ換えを行ない１例えば８
ビット単位でＨＷＩ〜ＨＷＩＯのタイムスロットを順次
に選択すると、第２図（ｂ）に示すような同一のＨＧ
（ハンドリンググループ）についてＨＷＩ〜）（ＷＩＯ
まで１本の信号線に多重化され８本の８ Ｍｂ／ｇ ＜
１２０チャネル）の信号に変換されたｂ部のフレーム構
成となる。このセレクタ２の出力はシフトレジスタ３で
シフトして位相をそろえたのち、直列／並列変換器４に
より並列信号に変換することにより、第２図（ｃ）に示
すような８ Ｍｂ／ｓ （９６Ｇチャネル、ビット多重
）の並列信号のフレーム構成となる。
この実施例の１０／８変換器を用いたデータ変換方法に
よる第２図（ｃ）の８Ｍｂ／ｓ （９６０チャネル）多
重信号のフレーム構成は１ブロツクの１６０ビツト中に
ＨＷＩ〜ＨＷＩＯが８ビット単位に２つに分けて多重化
され、その８ビツトの内分けはＨＧＩ〜ＨＧ８が前半に
並びＨＧ９〜ＨＧ１６が後半に並んでいて、ＨＷとＨＧ
の位置が第４図（Ｃ）の従来の５／４変換器を用いた方
法によるフレーム構成に比較して相当に簡単となってい
る。
よる第２図（ｃ）の８Ｍｂ／ｓ （９６０チャネル）多
重信号のフレーム構成は１ブロツクの１６０ビツト中に
ＨＷＩ〜ＨＷＩＯが８ビット単位に２つに分けて多重化
され、その８ビツトの内分けはＨＧＩ〜ＨＧ８が前半に
並びＨＧ９〜ＨＧ１６が後半に並んでいて、ＨＷとＨＧ
の位置が第４図（Ｃ）の従来の５／４変換器を用いた方
法によるフレーム構成に比較して相当に簡単となってい
る。
なお、８本の８ Ｍｂ／ｓ （１２０チャネル）の回線
を１０本の８ Ｍｂ／ｓ （９６チャネル）に変換する
８／１０変換については、第１図と全く逆の操作を行な
うことにより実施できる。
を１０本の８ Ｍｂ／ｓ （９６チャネル）に変換する
８／１０変換については、第１図と全く逆の操作を行な
うことにより実施できる。
以上のように本実施例によれば、きわめて簡単な回路構
成で多重変換装置の回路設定スイッチ部とのインターフ
ェース信号とする８Ｍｂ／５（９６０チャネル、ビット
多重）の８ビット並列信号を非常に簡単なフレームフォ
ーマットで作成できる。
成で多重変換装置の回路設定スイッチ部とのインターフ
ェース信号とする８Ｍｂ／５（９６０チャネル、ビット
多重）の８ビット並列信号を非常に簡単なフレームフォ
ーマットで作成できる。
本発明によれば、多重変換装置の回路設定スイッチ部と
のインターフェース信号のフレーム構成が簡単になるの
で、回線試験を行なう際の回線アクセス回路の構成が簡
単にできるうえ、回線設定をソフトウェアで行なうのに
フレーム構成を簡単な数式で表現できるためソフトウェ
アの規模を小さくできる効果がある。
のインターフェース信号のフレーム構成が簡単になるの
で、回線試験を行なう際の回線アクセス回路の構成が簡
単にできるうえ、回線設定をソフトウェアで行なうのに
フレーム構成を簡単な数式で表現できるためソフトウェ
アの規模を小さくできる効果がある。
第１図は本発明によるデータ変換方法の一実施例を示す
ブロック構成図、第２図（ａ）、 （ｂ）、 （ｃ）は
第１図の各部のフレーム構成図、第３図は従来のデータ
変換方法を例示するブロック構成図、第４図（ａ）、
（ｂ）、 （ｃ）は第３図の各部のフレーム構成図であ
る。 １・・・シフトレジスタ、２・・・セレクタ（１０／８
変換器）、３・・・シフトレジスタ、４・・・直列／並
列変換器、ＨＷＩ〜ＨＷＩＯ・・・回線、ＨＧ・・・ハ
ンドリンググループ。 代理人弁理士 秋 本 正 実第１図 第３図 手続補正書防幻 １．事件の表示 昭和６１年特許願第２５３６４４号 住所（居所） 東京都千代田区神田駿河台四丁目６番
地氏名（名称） （５１０）株式会社日立製作所４
、代理人 住所 東京都港区西新橋１丁目６番１４号 相馬西新橋
ビル昭和６２年１月２７日 ６、補正の対象 図面 ７、補正の内容 図面第２図（ａ） 、 （ｂ） 、 （ｃ）および第４
図（ａ） 、 （ｂ） 、（ｃ）を補正し別紙の通りと
する。
ブロック構成図、第２図（ａ）、 （ｂ）、 （ｃ）は
第１図の各部のフレーム構成図、第３図は従来のデータ
変換方法を例示するブロック構成図、第４図（ａ）、
（ｂ）、 （ｃ）は第３図の各部のフレーム構成図であ
る。 １・・・シフトレジスタ、２・・・セレクタ（１０／８
変換器）、３・・・シフトレジスタ、４・・・直列／並
列変換器、ＨＷＩ〜ＨＷＩＯ・・・回線、ＨＧ・・・ハ
ンドリンググループ。 代理人弁理士 秋 本 正 実第１図 第３図 手続補正書防幻 １．事件の表示 昭和６１年特許願第２５３６４４号 住所（居所） 東京都千代田区神田駿河台四丁目６番
地氏名（名称） （５１０）株式会社日立製作所４
、代理人 住所 東京都港区西新橋１丁目６番１４号 相馬西新橋
ビル昭和６２年１月２７日 ６、補正の対象 図面 ７、補正の内容 図面第２図（ａ） 、 （ｂ） 、 （ｃ）および第４
図（ａ） 、 （ｂ） 、（ｃ）を補正し別紙の通りと
する。
Claims (1)
- １、伝送路側の６Ｍｂ／ｓの回線と局内側の８Ｍｂ／ｓ
の回線のチャネルタイムスロットを入れ換えて回線設定
を行なう多重変換装置において、６Ｍｂ／ｓの伝送路回
線を８Ｍｂ／ｓ信号に変換するさいに、９６チャネル多
重の６Ｍｂ／ｓ信号を８Ｍｂ／ｓの伝送ビットレートに
したのち、その信号を１０本集めて各信号をシフトした
うえタイムスロットを入れ換えて８本の１２０チャネル
多重の８Ｍｂ／ｓ信号に変換するようにしたデータ変換
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25364486A JPS63108826A (ja) | 1986-10-27 | 1986-10-27 | デ−タ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25364486A JPS63108826A (ja) | 1986-10-27 | 1986-10-27 | デ−タ変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108826A true JPS63108826A (ja) | 1988-05-13 |
Family
ID=17254194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25364486A Pending JPS63108826A (ja) | 1986-10-27 | 1986-10-27 | デ−タ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108826A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177630A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | ５／４多重変換方式 |
-
1986
- 1986-10-27 JP JP25364486A patent/JPS63108826A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177630A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | ５／４多重変換方式 |
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