JPS6310894B2 - - Google Patents

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Publication number
JPS6310894B2
JPS6310894B2 JP56041435A JP4143581A JPS6310894B2 JP S6310894 B2 JPS6310894 B2 JP S6310894B2 JP 56041435 A JP56041435 A JP 56041435A JP 4143581 A JP4143581 A JP 4143581A JP S6310894 B2 JPS6310894 B2 JP S6310894B2
Authority
JP
Japan
Prior art keywords
nickel
layer
nickel layer
sputtering
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56041435A
Other languages
English (en)
Other versions
JPS57154845A (en
Inventor
Hirotake Nagai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS57154845A publication Critical patent/JPS57154845A/ja
Publication of JPS6310894B2 publication Critical patent/JPS6310894B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806—Pulse code modulation systems for audio signals
    • G11B20/1809—Pulse code modulation systems for audio signals by interleaving
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H10P14/44—Physical vapour deposition [PVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Die Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は半導体ウエハの裏面への裏面電極形成
方法の改良に関するものである。
例えばトランジスタ、またはダイオードはより
高周波化、高出力化、高速化、または高性能化を
図る目的で半導体ウエハの裏面に低抵抗の金属を
付着させてオーミツクコンタクトを良くするた
め、更に半導体チツプを外装に組立てる際に組立
を容易にするために、裏面電極を形成する方法が
採られている。
この裏面電極形成方法の従来の方法は次のとお
りである。まず、半導体ウエハの表面にワツクス
を塗布し、裏面の酸化膜をフツ酸で除去した後、
裏面にニツケルを無電解メツキにより付着させ
る。その後、400〜600℃の窒素ガス雰囲気中でシ
ンターを行ない、続いてスパツタリング法で数
100Åの厚さのニツケルをスパツタエツチングし、
連続して銀をスパツタデポジシヨンさせていた。
ところで、このような形成方法においては、ワ
ツクスの塗布・除去作業、メツキ作業、スパツタ
リング作業などと相当な作業時間と薬品類とを費
やしていた。また、前記のワツクスがニツケルメ
ツキ液中に溶け込んだり、また半導体ウエハから
ワツクスを完全に除去することが容易でなく、電
気的特性上、信頼性上からも不具合を生じてい
た。
それ故、本発明の目的は、半導体素子の電気的
特性を低下さすことがなく、しかもドライプロセ
スのみで裏面電極を形成することが可能な方法を
提供することである。
このような目的を達成するために本発明は、リ
ンを含有したニツケルと、銀とを材料にして、蒸
着またはスパツタリングによりニツケル―銀の二
層構造の裏面電極を形成する方法を提供する。
以下、実施例を用いて本発明を詳細に説明す
る。
第１図〜第３図は、本発明に係る裏面電極形成
方法の一実施例の主要段階を示す断面図である。
まず、第１図に示すように、表面電極形成まで
完了した半導体ウエハ１の裏面１１をラツピング
して半導体ウエハ１を所望の厚さにする。次に、
第２図に示すように、半導体ウエハ１の裏面１１
をスパツタエツチングして酸化した表面層を除去
し、リンを例えば２〜10重量パーセント含有した
ニツケルを材料にしてニツケル層２を８〜12kÅ
の厚さにスパツタデポジシヨンする。つづいて、
第３図に示すように、ニツケル層２を数100Åの
厚さスパツタエツチング、更に、銀層３を３〜
6kÅの厚さにスパツタデポジシヨンしたのち、
400〜600℃のシンター炉で、窒素ガス雰囲気中で
シンターリングを行い、半導体ウエハ１の裏面１
１とニツケル層２との間のオーミツクコンタク
ト、更にニツケル層２と銀層３との間のオーミツ
クコンタクトを得て裏面電極形成を完了する。
このようにリンを含有したニツケルを裏面電極
材料に用いることにより、シンターリング時にニ
ツケル表面の酸化を防止することができ、半導体
ウエハ１の裏面１１とニツケル層２との界面およ
びニツケル層２と銀層３との界面での剥離も生じ
ることはなくなる。
更に、ドライプロセスのみで作業が可能にな
り、作業能率も向上し、メツキ方法のようにワツ
クスを使用しないため半導体素子の信頼性の向上
も期待できることは多大である。
本実施例は、トランジスタ、ダイオードに適用
した場合について述べたものであるが、この発明
が半導体集積回路（IC）にも応用できることは
いうまでもない。
以上説明したように、この発明による裏面電極
形成方法においては、半導体ウエハの裏面にこの
裏面との良好なオーミツクコンタクトを得るため
に、この裏面側から順次、ニツケル層、銀層をド
ライプロセスで形成すると共にニツケル層形成の
材料にリンを含有したニツケルを用いるので、作
業能率が向上し、また、ニツケルが酸化しないの
でニツケル層と半導体ウエハの裏面および銀層と
の間の界面での剥離を防止することができ、かつ
ワツクスを使用しないので半導体素子の信頼性を
向上させることができる。
【図面の簡単な説明】
第１〜第３図はこの発明による裏面電極形成方
法の一実施例の主要段階を示す断面図である。 図において、１は半導体ウエハ、１１は半導体
ウエハ１の裏面、２はニツケル層、３は銀層であ
る。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体ウエハの裏面にこの裏面との良好なオ
    ーミツクコンタクトを得るために、この裏面側か
    ら順次、ニツケル層、銀層をドライプロセスで形
    成すると共にニツケル層形成の材料にリンを含有
    したニツケルを用いることを特徴とする裏面電極
    形成方法。
JP56041435A 1981-03-19 1981-03-19 Forming method for rear face electrode Granted JPS57154845A (en)

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JP56041435A JPS57154845A (en) 1981-03-19 1981-03-19 Forming method for rear face electrode

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JP56041435A JPS57154845A (en) 1981-03-19 1981-03-19 Forming method for rear face electrode

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JPS57154845A JPS57154845A (en) 1982-09-24
JPS6310894B2 true JPS6310894B2 (ja) 1988-03-10

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ID=12608286

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JP56041435A Granted JPS57154845A (en) 1981-03-19 1981-03-19 Forming method for rear face electrode

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Publication number Priority date Publication date Assignee Title
JPH0280435U (ja) * 1988-12-12 1990-06-21

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JPH02163971A (ja) * 1988-12-16 1990-06-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法

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JPS57154845A (en) 1982-09-24

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