JPS6310901B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、高信頼度にして高密度高集積化およ
び多層化が可能な半導体集積回路及びその製造方
法に関するものである。 近年、半導体集積回路の高密度、高集積化、な
らびに高速化が著しい。特に、製造技術の革新が
著しく、例えば、電子ビーム露光法、縮小投影露
光法、Ｘ線露光法等の新たな露光技術が導入さ
れ、また平行平板型ドライエツチング法など、微
細加工性に好適なエツチング法が導入されてい
る。上記の露光技術は、サブミクロンのレジスト
パタン形成を可能とし、また、上記ドライエツチ
ング法は、異方性エツチングが可能であり、サブ
ミクロンパタンのエツチングをアンダカツトなし
で良好に行なえるという特徴をもつている。この
ような微細パタン形成技術、ならびに異方性エツ
チング技術は、半導体集積回路の製造プロセスに
導入され、サブミクロン幅の導電体層が精度よく
実現できるようになつてきている。 さて半導体集積回路は、このように横方向の寸
法の縮小化は著しいが、膜厚等の縦方向の寸法に
ついては、以下に示す理由によりあまり縮小化す
ることができない。 (1) 素子の高速性を向上させるためには、配線の
抵抗値や浮遊容量値をできるだけ小さくする必
要があるので、導電体層ならびに絶縁層の膜厚
をあまり小さくすることはできない。 (2) 微細素子に適した不純物導入技術としてイオ
ン打ち込み技術は不可欠であるが、イオン打ち
込みの際、マスクとして用いる導電体層あるい
は絶縁層の膜厚をあまり小さくするとマスク作
用がなくなるため、薄膜化に限度がある。 (3) 導電体層や絶縁層は薄膜化すると、しばしば
ピンホールの増大や膜質の低下が生じるため、
素子製造歩留まりの低下や信頼性低下を引き起
こす。 以上述べた理由により、縦方向の寸法は横方向
の寸法ほど縮小できないため、相対的に段差が増
大する傾向にあり、このため次のような問題を生
じる。 まず第１の問題点は、異方性エツチングを特徴
とするドライエツチング法により、導電体層や絶
縁体層を加工すると、その側面が垂直になるた
め、その上に形成する膜の被覆形状が悪くなり、
導体配線間の短絡や断線が生じ、素子の歩留りを
著しく低下させる。これを回避するために、上に
形成する膜の膜厚を大きくすると同時に、パター
ン寸法も大きくするという対策を講じている。し
かし、多層構造の場合には、上の層にいくに従い
膜厚を大きくすると同時に、パターン寸法を大き
くせざるを得ない。このことは、多層構造にして
層数を増加させても、結果的にあまり高密度化で
きず、多層化の効果があがらないことを意味す
る。またこの方法は多層構造において、それぞれ
の段差が累積されていくため、多層化にも限度を
与える。 第２の問題点は、フオトリングラフイが試料表
面の凹凸に弱いことである。試料表面の凹部のレ
ジスト膜厚は厚くなり、凸部のレジスト膜厚は薄
くなるので、同一露光条件でレジストパタンを形
成した場合、凸部のパタン寸法は凹部のパタン寸
法よりも小さくなる。 このような問題を解決するために、従来半導体
集積回路の各層の表面を平坦化しようとする技術
が開発されてきた。例えば、素子間分離に用いら
れるフイールド酸化膜の形成法としては、選択酸
化法が用いられており、ある程度の平坦化がなさ
れている。しかし、詳細に観察すると、その表面
は必ずしも平坦ではなく、バーズビークと呼ばれ
る横方向酸化形状やバーズヘツドと呼ばれる酸化
物突出部が生じている。また、この選択酸化膜の
形成には高温長時間の熱酸化を用いざるを得ない
欠点がある。 また従来開発されている平坦化技術の一つに、
ガラスフローの技術があり、これも一般的に用い
られている。これは、段差の上にPSGSiO₂を形
成し、900℃〜1000℃で熱処理することにより段
差形状をなだらかに変えるという方法であるが、
段差の上と下との絶対的な段差はほとんど変化し
ない。段差部でのテーパによつて、上に形成する
膜の被覆形状は改善されるが、絶対段差は変わら
ないため、試料表面の凸凹に弱いというリソグラ
フイ技術の問題は解決されていない。 また、多層配線について従来報告されている平
坦化技術に、Alの陽極酸化、リフトオフ法、樹
脂塗布法等がある。Alの陽極酸化はAlを全面に
付着した後、配線に不要な箇所のAlを陽極化成
法によつてAl₂O₃に変化させて絶縁物にし表面を
平坦化する方法である。この方法は多層化が可能
でエレクトロマイグレーシヨンを防止できる等の
利点をもつ反面、陽極酸化を考慮して配線パター
ンを工夫する必要があるために、高密度化に制限
があるという欠点をもつ。 リフトオフ法は、導体配線層形成後、配線層間
に絶縁層を埋置する方法と、絶縁層を区域的に形
成した後、絶縁層間に導体配線層を埋置する方法
とがある。リフトオフを容易に行うには、フオト
レジストの変形変質の少ない低温で膜形成を行う
必要があるが、一般に、低温で形成する膜は膜質
が悪く、実用に耐えない。低温で形成でき、かつ
膜質が実用に耐える膜としては蒸着法によるAl、
Mo等の金属が該当するに過ぎない。また従来の
集積回路の構造では下地に凹凸があり、レジスト
膜厚およびレジスト側壁の形状が場所によつて異
なるため、パタンの全領域で歩留まりよくリフト
オフすることがむつかしく、一般には用いられて
いない。樹脂塗布法の例としてはPIQ塗布による
平坦化があるが、これも、充分な平坦化は得られ
ない。 本発明は前述の如き欠点を改善したものであ
り、その第１の目的は、絶縁層と導電体層との表
面段差なくした高密度化、多層化に好適であり、
かつ信頼性の高い集積回路を提供することにあ
り、第２の目的は、上記集積回路の製造方法を提
供することになる。以下実施例について詳細に説
明する。 第１図は本発明の一実施例の断面図であり、１
はｐ型シリコン基板、２はｐ型シリコン基板１に
埋置された厚いシリコン酸化膜、３はゲート酸化
膜、４はゲート電極となる多結晶シリコン、５は
ｎ型拡散層、６はp⁺型拡散層、７はn⁺型拡散層、
８は多結晶シリコン、９，１１，１３，１５はシ
リコン酸化膜、１０，１２，１４は配線となる
Al層である。 本実施例は、CMOSについてのものであり、
図中のＡの部分はｐチヤネルMOS形FETであ
り、Ｂの部分はｎチヤネルMOS形FETである。
ゲート電極となる多結晶シリコン４、シリコン酸
化膜９、多結晶シリコン８の上面はｐ型シリコン
基板１上面と平行になつており、平坦化が図られ
ており、又、配線となるAl層１０，１２，１４
とシリコン酸化膜１１，１３，１５の平面も平坦
化されている。尚、ここで、平坦化されていると
は、多結晶シリコン４，８、Al層１０，１２，
１４等の導電体層とシリコン酸化膜９，１１，１
３，１５等の絶縁層との表面段差が、導電体層の
厚さの30％以下となつている状態を示すものとす
る。より厳密には、任意の点を中心とした半径
5μmの円内の表面段差の最大値が、導電体層の厚
さの30％以下となつている状態を示すものとす
る。 このように、各導電体層と各絶縁層との上面が
平坦化されていると、配線の断線、短絡等の可能
性を著しく低減できるため、集積回路の信頼性を
向上させることができる。 同図に示す構造は、この構造を製作する観点か
ら、次のような特徴をもつ。ゲート電極やAl配
線等の導電層を形成する際、形成すべき下地表面
が平坦化されているため、その導電層は均一に形
成され、被覆形状に問題は残らない。またその導
電層の上に形成されるフオトレジストも膜厚が均
一となり、フオトリソグラフイが容易になるた
め、微細化が可能となる。さらに次々に積み重ね
られる層の表面が常に平坦化されることから、多
層化を妨げる重大な問題が一挙に解決され、多層
化が容易になるという特徴がある。上に述べたよ
うに、各層にわたつて微細化がはかれること及び
多層化がはかれることの特徴により、本発明の構
造をもつ集積回路素子は従来の集積回路素子と比
較して高密度高集積度高速度等の特徴をもつ。 第２図は本発明の他の実施例の断面図であり、
第１図に示した実施例と異なる点は半導体集積回
路の最上部に位置するAl層１４′の平面が平坦化
されていないことである。尚、同図に於いて、第
１図と同一符号は同一部分を示している。 半導体集積回路の最上部に位置するAl層は、
通常、ボンデイング用のパツド電極であり、微細
加工性が必ずしも要求されず、また膜厚も充分厚
くすることができるので、その下地表面に凹凸が
あつても、比較的影響を受けない。従つて最上部
に位置するAl層１４′は高密度、高集積度、高信
頼性等の素子性能にあまり影響を与えないので、
必ずしも平坦化されていなくとも良い。しかし、
平坦化されていた方が良いことは勿論である。 第３図は本発明の更に他の実施例の断面図であ
り、２１はｐ型シリコン基板、２２はn⁺型の埋
込み拡散層、２３は素子間分離を目的として埋設
したシリコン酸化膜、２４はコレクタとなるn⁺
型拡散層、２５はｎ型拡散層、２６はエミツタと
なるn⁺型拡散層、２７はベースとなるｐ型拡散
層、２８は埋設されたシリコン酸化膜、２９は各
拡散層へのコンタクト用電極となる多結晶シリコ
ン、３０，３２，３４，３６はシリコン酸化膜、
３１，３３，３５は配線となるAl層である。 本実施例は、n⁺型拡散層２４をコレクタ、n⁺
型拡散層２６をエミツタ、ｐ型拡散層２７をベー
スとしたバイポーラトランジスタを設けたもので
あり、この場合も、コンタクト用電極となる多結
晶シリコン２９、シリコン酸化膜３０の上面、
Al層３１，３３，３５とシリコン酸化膜３２，
３４，３６の上面はｐ型シリコン基板２１と平行
になつており、平坦化が図られている。このよう
に、各層の上面を平坦化すると、各層に用いるパ
ターン寸法の微細化が図れ、多層化が図れ、且つ
段差がほとんどないので、バイポーラ集積回路の
高密度化、高速化および高信頼性が実現できる。 第４図Ａ〜Ｚは、第１図に示した半導体集積回
路の製造方法の一例の説明図である。同図Ａ〜Ｚ
に於いて、４１ａ〜４１ｆはフオトレジスト、４
２ａ〜４２ｆは断面形状が矩形のエツチング溝、
２′，９′，９１′，１１′はシリコン酸化膜、８′
は多結晶シリコン、１２′はAl層であり、他の第
１図と同一符号は同一部分を表わしている。 先ず、同図Ａに示すように、ｐ型シリコン基板
１上に、フオトレジスト４１ａを区域的に形成す
る。 次いでそのフオトレジスト４１をマスクにして
ｐ型シリコン基板１をエツチングし、断面形状が
矩形のエツチング溝４２ａを形成し、同図Ｂに示
す構造を得る。この際、エツチング方法として
は、エツチング異方性をもつ平行平板型ドライエ
ツチング法を用いればよい。 次いで、ECR（Electron Cyclotron
Resonance）型プラズマ堆積法を用いてシリコン
酸化膜２を堆積させ、上記エツチング溝４２ａを
埋め、同図Ｃの構造を得る。この際、フオトレジ
スト４１ａ上にもシリコン酸化膜２′が同時に堆
積する。ECR型プラズマ堆積法は、低温（約100
℃以下）で、堆積膜の特性が良好な導電体、或は
絶縁物を試料表面に対して垂直な方向に、方向性
をもたせて堆積させることができる特徴を有する
ものであり、従つて、シリコン酸化膜２，２′を
堆積させる際、フオトレジスト４１ａが変形、変
質することがないので、エツチング溝４２ａに良
好な堆積膜を形成することができ、又、フオトレ
ジスト４１ａの側壁にシリコン酸化膜２，２′が
形成されないので、リフトオフを容易に行なうこ
とができる。ECR型プラズマ堆積法によつて堆
積した堆積膜の方向性は極めて優れており、垂直
段差を有する基板に少なくとも2μm程度の厚さの
膜を堆積しても下地の垂直段差形状をほぼそのま
ま保ちかつ、横幅の変化も極めて少ない。 次いで、フオトレジスト４１ａの剥離溶液（例
えば硫酸と過酸化水素水との混合液、Ｊ−100、
アセトン等）により、フオトレジスト４１ａを剥
離し、同図Ｄの構造を得る。 次いで、通常の熱酸化法により、薄いゲート酸
化膜３を形成し、同図Ｅに示すように表面が平坦
な構造を得る。 次いで、ｐ型シリコン基板１内の所望の領域
に、イオン打ち込み法によりｎ型拡散層５を形成
し、次いで多結晶シリコン４をウエハ全面に付着
させ、同図Ｆの構造を得る。ここで特徴的なこと
は、多結晶シリコン４を形成する下地のシリコン
酸化膜２、ゲート酸化膜３の表面が平坦化されて
いるため、多結晶シリコン４の被覆形状が良好で
あることと、多結晶シリコン４の表面も同じく平
坦化されることである。 次いで、フオトレジスト４１ｂを形成し、同図
Ｇの構造を得る。ここで特徴的なことは、多結晶
シリコン４の表面が平坦なため、その上に形成し
たフオトレジスト４１ｂの被覆が良好なこと、及
びフオトリソグラフイが容易になるため、微細パ
タンの形成が可能になることである。 次いで、このフオトレジスト４１ｂをマスクに
して、異方性エツチングが可能なドライエツチン
グ法により、多結晶シリコン４をエツチングし、
断面形状が矩形のエツチング溝４２ｂを形成し、
次いでフオトレジスト４１ｂと多結晶シリコン４
とをマスクにしてひ素のイオン打ち込みを行い、
n⁺型拡散層７を形成し、同図Ｈの構造を得る。 次いで、上述したECR型プラズマ堆積法によ
り、シリコン酸化膜９を多結晶シリコン４と同じ
厚さ堆積させて上記エツチング溝４２ｂを埋め、
同図Ｉの構造を得る。ここで特徴的なことは、シ
リコン酸化膜９，９′の堆積を上述したように、
低温（約100℃以下）で行なえるため、フオトレ
ジスト４１ｂの変形や変質がないこと、及び堆積
現象が方向性をもつており、フオトレジスト４１
ｂの側壁にシリコン酸化膜が形成されないため、
リフトオフ法に好適であることである。 次いでフオトレジスト４１ｂを剥離し、シリコ
ン酸化膜９′をリフトオフし、同図Ｊに示す表面
が平坦な構造を得る。ここで、多結晶シリコン４
の表面とその多結晶シリコン４に隣接するシリコ
ン酸化膜９の表面との段差は、ほとんど無視でき
る程度に小さくなつており、充分な平坦化が図ら
れている。従つてその上に形成するフオトレジス
ト４１ｃの被覆、およびそれに続くフオトリソグ
ラフイが良好に行なえるため、充分な微細化が可
能となる。 次いで、フオトレジスト４１ｃについて所望の
パターン形成を行ない、同図Ｋに示す構造を得
る。 次いで、このフオトレジスト４１ｃをマスクに
して異方性エツチングを特徴とするドライエツチ
ング法により、多結晶シリコン４をエツチング
し、断面形状が矩形となるエツチング溝４２ｃを
形成し、次いで、フオトレジスト４１ｃをマスク
にしてほう素のイオン打ち込みを行ない、p⁺型
拡散層６を形成し、同図Ｌに示す構造を得る。 次いで上述したECR型プラズマ堆積法を用い
てシリコン酸化膜９１を多結晶シリコン４と同じ
厚さ堆積させ、エツチング溝４２ｃを埋め、同図
Ｍの構造を得る。このシリコン酸化膜９１を堆積
する際、フオトレジスト４１ｃ上にもシリコン酸
化膜９１′が同時に形成される。 次いで、フオトレジスト４１ｃを剥離し、同図
Ｎに示すように、表面が平坦な構造を得る。ここ
で特徴的なことは、表面が平坦化されているの
で、その上に形成するフオトレジスト４１ｄの被
覆とそれに続くフオトリソグラフイを良好に行う
ことができるということである。 次に、このフオトレジスト４１ｄについて、所
望の微細パタンを形成し、同図Ｏに示す構造を得
る。 次いで、このフオトレジスト４１ｄをマスクに
して前述したドライエツチング法により、シリコ
ン酸化膜９をエツチングし、エツチング溝４２ｄ
を形成し、同図Ｐの構造を得る。このエツチング
はp⁺型拡散層６、n⁺型拡散層７の表面が露出す
るまで行う。 次いでECR型プラズマ堆積法を用いて多結晶
シリコン８を、その上面が、多結晶シリコン４、
シリコン酸化膜９の上面と一致するまで堆積さ
せ、エツチング溝４２ｄを埋め、同図Ｑに示す構
造を得る。この際、フオトレジスト４１ｄの上に
も多結晶シリコン８′が堆積される。 次いで、フオトレジスト４１ｄを剥離し、同図
Ｒに示す構造を得る。 次いで、約1000℃で熱処理を行つた後、Al層
１０を形成し、次いでフオトレジスト４１ｅを所
望の位置に区域的に形成し、同図Ｓの構造を得
る。ここで特徴的なことは、同図Ｒの構造の表面
が平坦化されているので、その上に形成するAl
層１０の被覆が良好に行なえ、その表面も平坦化
されること、また更にそのAl層１０の上に形成
するフオトレジスト４１ｅの被覆も良好に行なえ
ることである。このため、微細パタンのフオトリ
ソグラフイが可能となり、配線の高密度化が実現
できる。 次いで、フオトレジスト４１ｅをマスクにして
前述したドライエツチング法によりAl層１０を
エツチングし、エツチング溝４２ｅを形成し、同
図Ｔの構造を得る。 次いで、前述したECR型プラズマ堆積法によ
り、シリコン酸化膜１１をAl層１０と同じ厚さ
堆積させ、エツチング溝４２ｅを埋め、同図Ｕに
示す構造を得る。この場合、フオトレジスト４１
ｅ上にもシリコン酸化膜１１′が堆積される。 次いで、フオトレジスト４１ｅを剥離して、シ
リコン酸化膜１１′をリフトオフし、同図Ｖに示
すように表面が平坦な構造を得る。 次いで、ECR型プラズマ堆積法により、低温
（約100℃以下）でシリコン酸化膜１３を形成し、
次いで、区域的にフオトレジスト４１ｆを形成
し、同図Ｗの構造を得る。ここで特徴的なこと
は、フオトレジスト４１ｆにより、微細なレジス
トパタンを形成することが可能なことである。 次いで、フオトレジスト４１ｆをマスクにして
エツチング異方性をもつドライエツチング法によ
り、断面形状が矩形となるようなエツチング溝４
２ｆを形成し、同図Ｘの構造を得る。 次いで、ECR型プラズマ堆積法により、Al層
１２，１２′を堆積させ、同図Ｙに示す構造を得
る。 次いで、フオトレジスト４１ｆを剥離して、同
図Ｚに示すように、表面が平坦な構造を得る。 次いで、前述したと同様にして、Al層１４、
シリコン酸化膜１５をAl層１２、シリコン酸化
膜１３上に積重ね、第１図に示した構造を得る。 第４図Ａ〜Ｚに示す工程に於いて特徴的なこと
は、フオトレジストパタンを形成する工程と、フ
オトレジストパタンをマスクとして下地材料中に
エツチング溝を設ける工程と、エツチング溝にエ
ツチング溝の深さと同じ厚さの所望の材料を
ECR型プラズマ堆積法により堆積させる工程と、
リフトオフ法により、フオトレジストパタンを剥
離する工程とを繰返し行なうことにある。ここ
で、ECR型プラズマ堆積法により、エツチング
溝の深さと同じ厚さの所望の材料をエツチング溝
に堆積させ、この後、フオトレジストパタンを剥
離するものであるから、各層の上面を平坦化で
き、従つて、多結晶シリコン４，８、Al層１０，
１２，１４等の導電体層の断線や短絡の可能性を
従来より著しく低減できる。又、フオトレジスト
の上面も平坦化できるので、フオトリソグラフイ
が容易になり、微細パターンの形成が可能にな
る。又、配線層の多層化も、各層の上面が平坦で
あるので、容易に行なうことができる。 又、ECR型プラズマ堆積法は前述したように、
低温で導電体或は絶縁物を方向性を持たせて堆積
させることができるという特徴の他に、この方法
により形成したシリコン酸化膜、或はシリコン窒
化膜が、ピンホールが極めて少なく、化学量論的
にストイキオトメリが優れているという特徴を持
つものである。そして、上記方法により形成した
シリコン酸化膜のエツチング速度は通常の熱酸化
法により形成したシリコン酸化膜のエツチング速
度とほぼ同じであり、又、上記方法によるシリコ
ン窒化膜には、水素の含有量が少なく、そのエツ
チング速度も、通常のCVD法により形成したシ
リコン窒化膜のエツチング速度と比較して特に差
がない。又、上記方法により形成した膜は内部応
力が小さく、基板にそりを生じさせない利点を有
する。 ECR型プラズマ堆積法で堆積したシリコン酸
化膜の最も大きな特徴は、基板を加熱せずに室温
で堆積するにもかかわらず、他の種々の堆積法で
は見られない高い絶縁性を有することである。こ
の絶縁性は、種々の形成法によつて形成されたシ
リコン酸化膜の中で最も大きな絶縁耐性を示す熱
酸化法によるシリコン酸化膜と同等である。 種々の形成法によつて形成されたシリコン酸化
膜の絶縁性の評価結果を表１に示す。この評価結
果は、シリコン基板の上に厚さ140Åのシリコン
酸化膜を種々の形成法によつて形成し、その上に
100μm角の電極を形成してその絶縁破壊電界強度
を測定したものである。

【表】 表１においてPVD（Physical Vapor
Deposition）法は、蒸着やスパツタ等の物理的な
堆積法を示し、CVD（Chemical Vapor
Deposition）法は、プラズマCVD法を含む化学
的蒸着法を示している。このように、ECRプラ
ズマ堆積法で堆積したシリコン酸化膜は低温で形
成するにもかかわらず高い絶縁耐性を示す。 次表２は、第４図Ａ〜Ｚの製作工程において、
ドライエツチングによりエツチングされる各層
と、それに続くECR型プラズマ堆積法により形
成される各層をまとめたものである。

【表】 同表中、フオトリソグラフイ番号３と４、ある
いはフオトリソグラフイ番号５と６を比較する
と、エツチングされる層の材料と続いて形成され
る層の材料が逆になつている。このように、エツ
チングされる材料とエツチング溝に形成される材
料を任意に選ぶことができる。すなわちAlの配
線層を形成する方法として、先ず全面にAlを形
成した後、配線として用いない領域にシリコン酸
化膜を埋め込む方法と、先ずシリコン酸化膜を全
面に形成した後、配線とすべき領域にAl層を埋
め込むという方法の２つがある。どちらも結果的
には同じ構造となるため、都合のよい方を選択す
ることができる。 尚、第１図〜第３図に示す実施例においては、
半導体基板としてｐ型シリコン基板を用いたが、
ｎ型シリコン基板でもよく、また他の半導体基
板、例えばガリウムひ素基板を用いてもよいこと
は勿論である。この場合、基板中に設ける拡散層
の導電型あるいは、それを形成するため導入する
不純物については、適宜選ばねばならぬことも言
うまでもない。また、ゲート電極や拡散層へのコ
ンタクト用電極として、多結晶シリコンを用いた
が、シリコン入りAl、モリブデンシリサイド、
モリブデン、タングステン等他の導電体層で置き
かえてもよいことも言うまでもない。また、配線
層として、Al層を用いたが、これもシリコン入
りAl、モリブデンシリサイド、モリブデン、タ
ングステン等他の導電体層で置きかえてもよいこ
とは言うまでもない。 又、第４図Ａ〜Ｚに示す実施例において、高温
の熱処理工程としては、同図Ｅに示すゲート酸化
膜３を形成する際に用いる熱酸化法のみを明記し
たが、これ以外に拡散層を形成するために行うイ
オン打ち込みの後に適当な熱処理を行わねばなら
ないことも勿論である。さらに、その他目的に応
じて、適宜熱処理工程を付加してよいことも言う
までもない。 また同図Ｅは、ゲート酸化膜形成後に酸化膜表
面が平坦になる構造を示しているが、このため同
図Ｄに示すように、埋置するシリコン酸化膜２の
表面はｐ型シリコン基板１の表面よりも僅かに突
出するように形成されている。しかし、通常ゲー
ト酸化膜の膜厚は数100Å程度と小さく、またシ
リコンがシリコン酸化膜に変化するときに体積が
２倍になり、実際にシリコンが消費される厚さは
シリコン酸化膜の厚さの1/2とさらに小さくなる。
ゲート酸化で生じる表面段差はこの消費されるシ
リコンの厚さとほぼ等しく、小さいため、実際に
はほとんど問題にならない。従つて、同図Ｄに示
す僅かな表面段差の形成は、実際には必ずしも重
要ではない。 また、同図Ｅにおいて、ゲート酸化膜３を熱酸
化法で形成するとしたが、他の方法、例えばプラ
ズマ酸化法、陽極酸化法を用いてもよいことは言
うまでもない。さらにゲート酸化膜の代わりに熱
窒化法によるシリコン窒化膜を用いてもよいこと
も勿論である。又、同図Ｙにおいて、Al層１０
をECR型プラズマ堆積法により形成したが、他
の低温化学堆積法を用いてもよいことは勿論であ
る。 以上説明したように、本発明の半導体集積回路
は、電極となる導電体層（実施例に於いては、多
結晶シリコン４，８，２９）と絶縁層（実施例に
於いては、シリコン酸化膜９，３０）との上面が
平坦化されており、且つ配線となる導電体層（実
施例に於いては、Al層１０，３１）と絶縁層
（実施例に於いては、シリコン酸化膜１１，３０）
の上面が平坦であるので、従来段差領域で生じや
すかつた断線、短絡が減少し、信頼性の向上、製
造歩留りの向上が図れる利点がある。又、各層の
上面が平坦化されている為、パターン寸法等の横
方向の寸法は勿論、縦方向の寸法も自由に設定で
き、従つて、横方向の寸法を充分縮小でき、且つ
縦方向の寸法を大とし、導電体層の低抵抗化、浮
遊容量の低減化を図ることができ、従つて、半導
体集積回路の高速化及び高密度化が図れる利点が
ある。 又、本発明は、半導体基板上に第１の材料の層
を形成する工程と、該第１の材料の層上にフオト
レジストパターンを形成する工程と、該フオトレ
ジストパターンをマスクとしてエツチングにより
第１の材料を除去する工程と、ECR型プラズマ
堆積法等の低温化学反応により第２の材料を所定
の厚さ全面に堆積する工程と、フオトレジストパ
ターンを剥離して、フオトレジスト上の前記第２
の材料を除去する工程とを含む工程により、電極
となる導電体層と該導電体層に隣接する絶縁層、
或は配線となる導電体層となる導電体層と、該導
電体層に隣接する絶縁層とを形成するものである
から、各層の上面を平坦化できる利点がある。

【図面の簡単な説明】

第１図、第２図、第３図はそれぞれ異なる本発
明の実施例の断面図、第４図Ａ〜Ｚは第１図に示
した半導体集積回路の製造方法の一例の説明図で
ある。 １，２１はｐ型シリコン基板、２，９，１１，
１３，１５，２３，３０，３２，３４，３６はシ
リコン酸化膜、３はゲート酸化膜、４，８，２９
は多結晶シリコン、５，２５はｎ型拡散層、６は
p⁺型拡散層、７，２２，２４，２６はn⁺型拡散
層、１０，１２，１４，３１，３３，３５はAl
層、２４はｐ型拡散層、４１ａ〜４１ｆはフオト
レジスト、４２ａ〜４２ｆはエツチング溝であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも半導体基板の主面に形成された溝
   にECR型プラズマ堆積法によつて堆積された第
   １の絶縁膜が埋め込まれ、該第１の絶縁膜の上面
   と該半導体基板の主面とがほぼ同一平面となるよ
   うに形成されており、該溝によつて分離された該
   半導体基板の表面側に不純物拡散層を有し、 該半導体基板上に直接接触、又は絶縁層を介し
   て少なくとも電極として設けられた第１の導電体
   層と、該第１の導電体層に隣接し、且つ該第１の
   導電体層と同一平面になるようにECR型プラズ
   マ堆積法によつて形成された第１の絶縁層と、該
   第１の導電体層及び第１の絶縁層上に形成され、
   少なくとも前記第１の導電体層と接続された配線
   としての第２の導電体層と、該第２の導電体層に
   隣接し、且つ該第２の導電体層と同一平面となる
   ようにECR型プラズマ堆積法によつて形成され
   た第２の絶縁層とを備えたことを特徴とする半導
   体集積回路。 ２ 半導体基板の主面上又は絶縁膜が形成された
   半導体基板の絶縁膜上に第１のレジストパターン
   を形成し、該第１のレジストパターンをマスクと
   してエツチングして該半導体基板に溝を形成する
   工程と、絶縁体からなる第１の材料を全面に所定
   の厚さにECR型プラズマ堆積法により堆積する
   工程と、前記第１のレジストパターンを除去し、
   該第１のレジストパターン上の前記第１の材料の
   層を除去する工程と、 前記半導体基板上に第２の材料の層を形成する
   工程と、該第２の材料の層上に第２のレジストパ
   ターンを形成する工程と、該第２のレジストパタ
   ーンをマスクとしてエツチングにより前記第２の
   材料を除去する工程と、前記第２の材料の層及び
   前記第２のレジストパターンをマスクとして不純
   物をイオン注入し、該半導体基板の主面側に不純
   物拡散層を形成する工程と、 第３の材料を全面に所定の厚さにECR型プラ
   ズマ堆積法により堆積する工程と、前記第２のフ
   オトレジストパターンを除去し、該第２のフオト
   レジストパターン上の前記第３の材料の層を除去
   する工程とを含む工程により、電極としての前記
   第１の導電体層、及び該第１導電体層に隣接し、
   且つ該第１の導電体層と同一平面の第２の絶縁層
   を形成し、該第１の導電体層及び第２の絶縁層上
   に、第４の材料の層を形成する工程と、該第４の
   材料の層上に第３のレジストパターンを形成する
   工程と、該第３のレジストパターンをマスクとし
   て前記第４の材料を除去する工程と、第５の材料
   を全面に所定の厚さにECRプラズマ堆積法によ
   り堆積する工程と、前記第３のレジストパターン
   を除去し、該第３のレジストパターン上の前記第
   ５の材料を除去する工程とを含む工程により、配
   線としての前記第２の導電体層、及び該第２の導
   電体層と隣接し、且つ該第２の導電体層と同一平
   面の第３の絶縁層を形成する工程を含む半導体集
   積回路の製造方法。