JPS63111778A - Ｐｉｐテレビ受像機の副画面信号記憶回路 - Google Patents
Ｐｉｐテレビ受像機の副画面信号記憶回路Info
- Publication number
- JPS63111778A JPS63111778A JP25780486A JP25780486A JPS63111778A JP S63111778 A JPS63111778 A JP S63111778A JP 25780486 A JP25780486 A JP 25780486A JP 25780486 A JP25780486 A JP 25780486A JP S63111778 A JPS63111778 A JP S63111778A
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- 238000005070 sampling Methods 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 239000000872 buffer Substances 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000015219 food category Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は主画面の映像信号（以下、単に主画面信号と言
う）期間の一部に副画面の映像信号（同、副画面信号）
を挿入して映出するようにしたＰＩＰＣピクチャー・イ
ン・ピクチャー）テレビ受像機に関する。
う）期間の一部に副画面の映像信号（同、副画面信号）
を挿入して映出するようにしたＰＩＰＣピクチャー・イ
ン・ピクチャー）テレビ受像機に関する。
（ロ）従来の技術
序述の如きＰＩＰテレビ受像機では、時間軸圧縮された
副画面信号をＡ／Ｄ変換して表示用のフィールドメモリ
の所定のアドレス番地に格納し、この信号を主画面信号
に同期して読出して映出するようにしている。その際、
主画面信号と副画面信Ｊ＆は同期的には全く独立してい
る之め、従来は、例えば雑誌「テレビ技術」の１９８６
年１月号の第４９頁に紹介されているように、通常、フ
ィールドメモリとは別にラインメモリをバッファメモリ
として使用し、このバッファメモリにＡ／Ｄｉ換後の副
画面信′８を一旦書込むことによって時間軸を調整した
のち、上記フィールドメモリに転送するようにしている
。
副画面信号をＡ／Ｄ変換して表示用のフィールドメモリ
の所定のアドレス番地に格納し、この信号を主画面信号
に同期して読出して映出するようにしている。その際、
主画面信号と副画面信Ｊ＆は同期的には全く独立してい
る之め、従来は、例えば雑誌「テレビ技術」の１９８６
年１月号の第４９頁に紹介されているように、通常、フ
ィールドメモリとは別にラインメモリをバッファメモリ
として使用し、このバッファメモリにＡ／Ｄｉ換後の副
画面信′８を一旦書込むことによって時間軸を調整した
のち、上記フィールドメモリに転送するようにしている
。
（ハ）発明が解決しようとする問題点
しかしながら、上記の従来方法では、パッファメモ９及
びその書込み／Ｉ！！出しのためのメモリ制御回路を必
要とするなめ、その分だけコスト高になると云う欠点が
あった。
びその書込み／Ｉ！！出しのためのメモリ制御回路を必
要とするなめ、その分だけコスト高になると云う欠点が
あった。
そこで、本発明は、そのようなバッファメモリ及びその
制御口ｆｊｌＩ″ｔ−使用せずに、副画面信号を主画面
信号に同期させてフィールトメモリの所定のアドレス番
地に正確に格納できるようにすることを目的とする。
制御口ｆｊｌＩ″ｔ−使用せずに、副画面信号を主画面
信号に同期させてフィールトメモリの所定のアドレス番
地に正確に格納できるようにすることを目的とする。
に）問題点を解決するための手段
本発明の副画面信号記憶回路は、主画面の水平同期信号
に同期し充分高い周波数のクロック信９を発生する回路
と、そのクロック信号の主画面の同期信号に同期した分
周出力でアドレスが順次指定されるフィールドメモリと
、前記クロック信号を副画面の水平同期信号に同期して
分周し所定位相のサンプリングパルスを作成する回路と
、そのサンプリングパルスのタイミングでＡ／Ｄ変換さ
れた副画面信号の前記フィールトメ化すへの書込みを制
御する回路とを備える。
に同期し充分高い周波数のクロック信９を発生する回路
と、そのクロック信号の主画面の同期信号に同期した分
周出力でアドレスが順次指定されるフィールドメモリと
、前記クロック信号を副画面の水平同期信号に同期して
分周し所定位相のサンプリングパルスを作成する回路と
、そのサンプリングパルスのタイミングでＡ／Ｄ変換さ
れた副画面信号の前記フィールトメ化すへの書込みを制
御する回路とを備える。
（ホ）作 用
上記構成に依れば、主画面の同期信号に同期した前記ク
ロック信号の分周出力と前記副画面の水平同期信号との
位相関係の如何に拘わらず、常に前記ブイ−μトメモリ
の同一アドレス番地に対して同一タイミングのサンプリ
ングパルスが対応することになり、従って、その各サン
プリングパルスのタイミングでＡ／Ｄ変換された副画面
信号が上記メモリ内の常に正しいアドレス番地例格納さ
れる。
ロック信号の分周出力と前記副画面の水平同期信号との
位相関係の如何に拘わらず、常に前記ブイ−μトメモリ
の同一アドレス番地に対して同一タイミングのサンプリ
ングパルスが対応することになり、従って、その各サン
プリングパルスのタイミングでＡ／Ｄ変換された副画面
信号が上記メモリ内の常に正しいアドレス番地例格納さ
れる。
（へ）実施例。
！１図は本発明の一実施例を示しており、（１）は主画
面の水平同期信号（ＭＨ）の入力端子、（２）はその水
平同期信号（ＭＨ）を位相基準入力としこれに同期した
２８ＭＨｚ程度の原クロツク信号（ＣＰ）を発生するク
ロック発生回路、ｆｓｌｉそのクロック信号（ＣＰ）を
端子（４）に入力される副画面の水平同期信号（ＳＨ）
に同期して分周する１分周回路であり、この回路（３）
は上記同期信号（ＳＨ）ｔ−９セツト入力とする８進カ
ウンタで実現されている。
面の水平同期信号（ＭＨ）の入力端子、（２）はその水
平同期信号（ＭＨ）を位相基準入力としこれに同期した
２８ＭＨｚ程度の原クロツク信号（ＣＰ）を発生するク
ロック発生回路、ｆｓｌｉそのクロック信号（ＣＰ）を
端子（４）に入力される副画面の水平同期信号（ＳＨ）
に同期して分周する１分周回路であり、この回路（３）
は上記同期信号（ＳＨ）ｔ−９セツト入力とする８進カ
ウンタで実現されている。
（６）は端子（６）に入力される副画面信号を前記膏分
周回路（３）の出力信号（ＣＯ）の立上りタイミングで
サンプリングしデジタル信号に変換するＡ／Ｄ変換回路
、（７）はそのＡ／Ｄ変換された副画面信号を後述する
ラッチパルスのタイミングでラッチするラッチ回路であ
る。
周回路（３）の出力信号（ＣＯ）の立上りタイミングで
サンプリングしデジタル信号に変換するＡ／Ｄ変換回路
、（７）はそのＡ／Ｄ変換された副画面信号を後述する
ラッチパルスのタイミングでラッチするラッチ回路であ
る。
一方、（８）は前記クロック発生回路（２）からの原ク
ロツク信号（ＣＰ）を主画面の同期信号（ＭＨ）に同期
して分周するτ分周回路、（９）はその出力信９ＣＢＳ
）ｔ”マスタークロックとして動作するメモリ制御回路
であり、この制御回路（９）は上記マスタークロック信
号（ＢＳ）及び主画面及び副画面の各水平同期信号（Ｍ
Ｈ）（ＳＨ）を得てフィールトメ化９（１ωの書込み／
読出しの切換及びアドレス指定を行なう。
ロツク信号（ＣＰ）を主画面の同期信号（ＭＨ）に同期
して分周するτ分周回路、（９）はその出力信９ＣＢＳ
）ｔ”マスタークロックとして動作するメモリ制御回路
であり、この制御回路（９）は上記マスタークロック信
号（ＢＳ）及び主画面及び副画面の各水平同期信号（Ｍ
Ｈ）（ＳＨ）を得てフィールトメ化９（１ωの書込み／
読出しの切換及びアドレス指定を行なう。
また、（川は、上記フィールドメモ９ （１０１から読
出される副画面信号に対するＡ／Ｄ変換回路である。
出される副画面信号に対するＡ／Ｄ変換回路である。
本実施例は概ね以上の如く構成されており、以下、その
前作を第２′図のタイムチャー）１参照して説明する。
前作を第２′図のタイムチャー）１参照して説明する。
今、副画面の水平同期信１ｓＨ）とクロック発生回、％
ｆ２）からの原クロツク信号（ＣＰ）とが第２図図示の
位相関係となっている場合には、上記同期口−１４５Ｈ
斤基準として考えると、この同期信号（ＳＨ）に対して
÷分周回路（８）から出力されるマスタークロック信号
（ＢＳ）は図示のＢＳＩ〜ＢＳ４の４糧類の何れかの位
相になっており、このマスタークロック信号がメモリ制
御回路（９）に入力される。
ｆ２）からの原クロツク信号（ＣＰ）とが第２図図示の
位相関係となっている場合には、上記同期口−１４５Ｈ
斤基準として考えると、この同期信号（ＳＨ）に対して
÷分周回路（８）から出力されるマスタークロック信号
（ＢＳ）は図示のＢＳＩ〜ＢＳ４の４糧類の何れかの位
相になっており、このマスタークロック信号がメモリ制
御回路（９）に入力される。
前記メモリ制御回路（９）は、副画面の水平同期信号（
ＳＨ）がロウレペ〃になった直後のマスタークロック信
号ＣＢＳ）の立上りタイミングで、この制御回路から出
力される書込みアドレス信号（ＷＡ ）ＩＮ番地にセッ
トし、以後、そのアドレス信号（ＷＡ）ｔ−上記マスタ
ークロック信ｔ（ＢＳ）の２周期毎に１番地づつアップ
して行く。従って、このアドレス信号（ＷＡ）は上記マ
スタークロック信ｅ（ＢＳ）の位相に応じて図示のＷＡ
Ｉ〜ＷＡ４の４通りのうちの何れかになる。
ＳＨ）がロウレペ〃になった直後のマスタークロック信
号ＣＢＳ）の立上りタイミングで、この制御回路から出
力される書込みアドレス信号（ＷＡ ）ＩＮ番地にセッ
トし、以後、そのアドレス信号（ＷＡ）ｔ−上記マスタ
ークロック信ｔ（ＢＳ）の２周期毎に１番地づつアップ
して行く。従って、このアドレス信号（ＷＡ）は上記マ
スタークロック信ｅ（ＢＳ）の位相に応じて図示のＷＡ
Ｉ〜ＷＡ４の４通りのうちの何れかになる。
一方、÷分周回路（３）は、副画面の水平同期信号（Ｓ
Ｈ）の立下りタイミングでリセットされた後は、原クロ
ツク信号（ＣＰ）を８個カウントする毎に自動的にリセ
ットして行き、且つ、その各６個目全カウントした時点
で出カバ〃ス（Ｃｏ）ｔ’発生する。そして、この出カ
バ／Ｌ’ス（Ｃｏ）ｔ−サンプリングパルスとしてＡ／
Ｄ変換回路（６）で、副画面信号がサンプリングされて
Ａ／Ｄ変換されるので、その出力信号は第２図の（ＡＤ
）のようになる。その際、この出力信号（ＡＤ）中のＤ
Ｎ。
Ｈ）の立下りタイミングでリセットされた後は、原クロ
ツク信号（ＣＰ）を８個カウントする毎に自動的にリセ
ットして行き、且つ、その各６個目全カウントした時点
で出カバ〃ス（Ｃｏ）ｔ’発生する。そして、この出カ
バ／Ｌ’ス（Ｃｏ）ｔ−サンプリングパルスとしてＡ／
Ｄ変換回路（６）で、副画面信号がサンプリングされて
Ａ／Ｄ変換されるので、その出力信号は第２図の（ＡＤ
）のようになる。その際、この出力信号（ＡＤ）中のＤ
Ｎ。
ＤＮ＋１＃・・・・・・等はＮ番目、Ｎ＋１ｇ目、・・
・・・・にそれぞれサンプリングされＡ／Ｄ変換された
データであることを示している。
・・・・にそれぞれサンプリングされＡ／Ｄ変換された
データであることを示している。
ここで、前記十分同回路（３）から前述の如く原クロツ
ク信号（ＣＰ）を各６個カウントする毎に出力を取シ出
すようにしているが、これは次の理由ζてよる。即ち、
前述し九ように、フィールドメモリ（ｌＯｌの書込みア
ドレス（ＷＡ ）の切換わジタイミングは、副画面信号
に対してＷＡＳ〜ＷＡ４の４通りが存在するので、Ａ／
Ｄ変換回路（６）に供給するサンプリングパルスとして
、例えば十分同回路（３）の原クロツク信号（ＣＰ ）
ｉ２個カウントした時点の出力を使用するようにしたの
では、第２図から判るように、上記書込みアドレスの切
換わりタイミングがＷＡＩ〜ＷＡＪＩの何れかである場
合はＮ番目の副画面データはフィールドメモリ叫のＮ番
地に書込まれるが、前記タイミングがＷＡ４の場合は上
記Ｎ番目のデータがＮ−Ｉ番地に書込まれることになる
からである。従って、このような事患が生じないように
、前記サンプリングパルスには十分同回路（３）の４．
５，６．７個目の各カウント出力の何れかを使用すれば
よい訳である。
ク信号（ＣＰ）を各６個カウントする毎に出力を取シ出
すようにしているが、これは次の理由ζてよる。即ち、
前述し九ように、フィールドメモリ（ｌＯｌの書込みア
ドレス（ＷＡ ）の切換わジタイミングは、副画面信号
に対してＷＡＳ〜ＷＡ４の４通りが存在するので、Ａ／
Ｄ変換回路（６）に供給するサンプリングパルスとして
、例えば十分同回路（３）の原クロツク信号（ＣＰ ）
ｉ２個カウントした時点の出力を使用するようにしたの
では、第２図から判るように、上記書込みアドレスの切
換わりタイミングがＷＡＩ〜ＷＡＪＩの何れかである場
合はＮ番目の副画面データはフィールドメモリ叫のＮ番
地に書込まれるが、前記タイミングがＷＡ４の場合は上
記Ｎ番目のデータがＮ−Ｉ番地に書込まれることになる
からである。従って、このような事患が生じないように
、前記サンプリングパルスには十分同回路（３）の４．
５，６．７個目の各カウント出力の何れかを使用すれば
よい訳である。
ハ・り信号（ＣＰ）に蝶木米的にその１周期ｆ）−じな
いようにするためである。
いようにするためである。
上記のようにしてＡ／Ｄ変換回路（６）から出力された
副画面のデータは次のラッチ回路（７）Ｋ入力され、こ
こでメモリ制御回路（９）から導出されるラッチパルス
（ＬＰ）によってラッチされる。その際、１分周回路（
８）からのマスタークロック信号ＣＢＳ）が例えば第２
図のＢＳ８となっているときは、メモリ制御回路（９）
はこのときに出力されるアドレス信号（ＷＡＳ）の切換
わりタイミング【同期した第２図図示のタイミングで前
記ラッチパルス（ＬＰ）を発生する。従って、上記ラッ
チ回路（））から出力されるデータは第２図（ＭＩ）の
ようになって、Ｎ番目のデータがフィールドメモリ叫の
Ｎ＃地に書込まれる。ま之、上記マスタークロック信号
（ＢＳ）がＢＳ８以外のときも、全く同様にしてＮ＃目
のデータが必ずＮ番地に書込まれることになる。
副画面のデータは次のラッチ回路（７）Ｋ入力され、こ
こでメモリ制御回路（９）から導出されるラッチパルス
（ＬＰ）によってラッチされる。その際、１分周回路（
８）からのマスタークロック信号ＣＢＳ）が例えば第２
図のＢＳ８となっているときは、メモリ制御回路（９）
はこのときに出力されるアドレス信号（ＷＡＳ）の切換
わりタイミング【同期した第２図図示のタイミングで前
記ラッチパルス（ＬＰ）を発生する。従って、上記ラッ
チ回路（））から出力されるデータは第２図（ＭＩ）の
ようになって、Ｎ番目のデータがフィールドメモリ叫の
Ｎ＃地に書込まれる。ま之、上記マスタークロック信号
（ＢＳ）がＢＳ８以外のときも、全く同様にしてＮ＃目
のデータが必ずＮ番地に書込まれることになる。
そして、上記のようにしてフィールドメモ９１１０１内
に書込まれた副画面データは、メモリ制御回路（９）に
よって主画面の映像期間内の所定区間に前記マスターク
ロック信号ＣＢＳ）に同期して続出される。この読出し
は前述の書込みの休止期間を使用して時分ｉ！ＰＪ＃作
によって行なわれ、その続出された副画面データがＤ／
Ａ変換回路（川でアナログ信号に復元され、その復元後
の副画面信号が主画面信号の一部と置換されてテレビ受
像機内の図示しない映像回路に供給されるのである。
に書込まれた副画面データは、メモリ制御回路（９）に
よって主画面の映像期間内の所定区間に前記マスターク
ロック信号ＣＢＳ）に同期して続出される。この読出し
は前述の書込みの休止期間を使用して時分ｉ！ＰＪ＃作
によって行なわれ、その続出された副画面データがＤ／
Ａ変換回路（川でアナログ信号に復元され、その復元後
の副画面信号が主画面信号の一部と置換されてテレビ受
像機内の図示しない映像回路に供給されるのである。
ここで、前記副画面信号のサンプリング周波数は前述の
ようにマスタークロック信号ＣＢＳ）の周波数の＋くな
っているので、副画面は主画面の上の大きさで主画面内
に挿入されることになる。
ようにマスタークロック信号ＣＢＳ）の周波数の＋くな
っているので、副画面は主画面の上の大きさで主画面内
に挿入されることになる。
なお、十分同回路（３）の出力信号（サンプリングパル
ス）は前述の如く原クロック信５ｊ［ＣＰ ）のト同期
以内のジッタが存在するので、この原クロツク信号（Ｃ
Ｐ）の周波＆を充分高く設定することによって、上記ジ
ッタによるサンプリング位相のずれが何等問題にならな
いようにすることができる。
ス）は前述の如く原クロック信５ｊ［ＣＰ ）のト同期
以内のジッタが存在するので、この原クロツク信号（Ｃ
Ｐ）の周波＆を充分高く設定することによって、上記ジ
ッタによるサンプリング位相のずれが何等問題にならな
いようにすることができる。
ｉ念、Ａ／Ｄ変換回路（６）の出力データＣＡＤ）の切
換わりタイミングを書込みアドレス信′８（ＷＡ）のそ
れと一致させるためにラッチ回路（７）ヲ設けたが、フ
ィールドメモ’） ００１への書込みタイミング全上記
アドレス信’ｊ）（ＷＡ）中の適切な時間位置に設定で
きれば、上記ラッチ回路（７）を省略することも可能で
ある。
換わりタイミングを書込みアドレス信′８（ＷＡ）のそ
れと一致させるためにラッチ回路（７）ヲ設けたが、フ
ィールドメモ’） ００１への書込みタイミング全上記
アドレス信’ｊ）（ＷＡ）中の適切な時間位置に設定で
きれば、上記ラッチ回路（７）を省略することも可能で
ある。
（ト）発明の効果
本発明によれば、副画面信号の表示用フィールドメモリ
への書込みを主画面信号に同期させて行なうことができ
るので、従来のように副画面信号と主画面信号の時間軸
合せのために必要としていたバッファ用のラインメモ゛
す及びその制御回路を削除でき、しかも、上記フィール
ドメモリの制御回路を主画面信号に同期した単一のクロ
ック信号で駆動できるので、ＰＩＰテレビ受像機を実現
する際の製造コストを低減できる。
への書込みを主画面信号に同期させて行なうことができ
るので、従来のように副画面信号と主画面信号の時間軸
合せのために必要としていたバッファ用のラインメモ゛
す及びその制御回路を削除でき、しかも、上記フィール
ドメモリの制御回路を主画面信号に同期した単一のクロ
ック信号で駆動できるので、ＰＩＰテレビ受像機を実現
する際の製造コストを低減できる。
第１図は本発明の一実施例金示すブロック図、第２図は
その各部の信号波形を示すタイムチャードである。 （１）：主画面の同期信号入力端子１．＋４）：副画面
の同期信号入力端子、ｆ５１：副画面信号入力端子。
その各部の信号波形を示すタイムチャードである。 （１）：主画面の同期信号入力端子１．＋４）：副画面
の同期信号入力端子、ｆ５１：副画面信号入力端子。
Claims (1)
- （１）主画面の水平同期信号に同期し且つ充分高い周波
数のクロック信号を発生する回路と、前記クロック信号
の、主画面の同期信号に同期した分周出力によってアド
レスが順次指定されるフィールドメモリと、 前記クロック信号を副画面の水平同期信号に同期して分
周し所定位相のサンプリングパルスを作成する回路と、 前記サンプリングパルスのタイミングでＡ／Ｄ変換され
た副画面の映像信号を前記フィールドメモリの前記各ア
ドレスに書込むよう制御する回路とを備えてなるＰＩＰ
テレビ受像機の副画面信号記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25780486A JPS63111778A (ja) | 1986-10-29 | 1986-10-29 | Ｐｉｐテレビ受像機の副画面信号記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25780486A JPS63111778A (ja) | 1986-10-29 | 1986-10-29 | Ｐｉｐテレビ受像機の副画面信号記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111778A true JPS63111778A (ja) | 1988-05-17 |
Family
ID=17311339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25780486A Pending JPS63111778A (ja) | 1986-10-29 | 1986-10-29 | Ｐｉｐテレビ受像機の副画面信号記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318361A (ja) * | 1988-06-20 | 1989-12-22 | Pioneer Electron Corp | ビデオメモリ装置 |
-
1986
- 1986-10-29 JP JP25780486A patent/JPS63111778A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318361A (ja) * | 1988-06-20 | 1989-12-22 | Pioneer Electron Corp | ビデオメモリ装置 |
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