JPH01318361A - ビデオメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カメラ一体型磁気記録再生装置などに適用し
て好適なビデオメモリ装置に関する。

〔従来の技術〕

半導体メモリの低価格化および大容量化にともない、民
生用映像機器へのディジタルメモリやディジタル信号処
理技術の導入が活発化している。

例えば、テレビ受像機ではピクチャーインピクチャーな
どの多画面機能、ノンインターレース変換および輝度信
号と色信号との分離を初めとするディジタル信号処理な
どに応用されている。また、ＶＴＲ（Ｖｉｄｅｏ　Ｔａ
ｐｅ　Ｒｅｃｏｒｄｅｒ　）などの磁気記録再生装置で
は、１フイ一ルド分のメモリを備えて静止画および静止
画の書き替えによるスローモーション機能、ピクチャー
インピクチャーなどの多画面機能、高速サーチ時のノイ
ズバー除去機能およびフィールド相関を利用してノイズ
を低減する画質改善機能などに応用されている。ＶＴＲ
におけるメモリの応用は、今のところ据置型のホームビ
デオタイプに限られており、メモリの構成は前述の各機
能のうち実現する機能によって決定されている。

第３図は、従来のビデオメモリ装置の構成を示すブロッ
ク図で、静止画を主体とする機能を実現する構成例を示
している。

同図において、人力アナログビデオ信号ＡＩはＡＤ変換
器２０で入力ディジタルビデオ信号Ｄｉに変換されたの
ちメモリ２１に記録される。記録されたビデオ信号は、
出力ディジタル信号ＤＯとして出力され、ＤＡ変換器２
２で出力アナログビデオ信号＾０に変換されたのち、切
換回路２３を介して外部に出力される。切換回路２３の
他方の入力には入力ビデオ信号Ａ１が直接供給されてい
る。切換回路２３は書込／読出切換信号部によって選択
的に切り換えられ、書き込みモード時には人力ビデオ信
号Ａ１を選択し、読み出しモード時には出力ビデオ信号
Ａｏを選択する。また、人力アナログビデオ信号Ａｉは
同期分離回路２４で水平および垂直同期信号が分離され
、ＡＤ変換器２０．メモリ２１およびＤＡ変換器２２の
書き込みおよび読み出しを制御する制御回路２５に供給
される。

このような構成において、切換信号ＳＷによって書き込
みモードが選択されると、制御回路２５はＡＤ変換器２
０に所定のサンプリング周波数を有するクロック信号を
供給して人力ビデオ信号Ａｉをディジタル信号Ｏ１に変
換し、また、メモυ２１に書き込み用のアドレス信号を
供給してディジタル信号Ｄ１をメモリ２１に記録する。

この場合、メモリ２１の読み出しが出来ないため、入力
ビデオ信号Ａ１を切換回路２３を介して外部に出力する
。

次いで、切換信号Ｓｔすによって読み出しモードが選択
されると、制御回路２５はメモリ２１に読み出し用のア
ドレス信号を供給してディジタルビデオ信号Ｄｏを読み
出し、また、ＤＡ変換器２２に所定周波数のクロック信
号を供給してディジタルビデオ信号ＤＯをアナログビデ
オ信号Ａｏに変換し、切換回路２３を介して出力する。

第４図は、多画面機能や部分的な書き替えのできる従来
のビデオメモリ装置の構成を示すブロック図で、この例
では、書き込み制御と読み出し制御とを独立した制御回
路２６および２７で行うようにし、かつ、切換回路２３
を除去した点を除いては第３図と同様の構成を有してい
る。

このような構成によれば、書き込みと読み出しとを独立
かつ非同期に行うことができ、書込制御回路２６によっ
てメモリ２１に対するデータの書き込み位置の拡大およ
び縮小制御を行うことにより多画面機能が可能となる。

第５図は、画質改善を行う従来のビデオメモリ装置の構
成を示すブロック図で、この例では、ＡＤ変換器２０の
出力信号Ｄｉとメモリ２１の出力信号Ｄｏとを演算回路
２８で演算したのちメモリ２１に供給し、また、同期分
離回路２４からの同期信号を読出制御回路２７にも供給
している点を除いては第４図と同様の構成を有している
。

この従来例はフレームまたはフィールド間の相関性を利
用してノイズを低減させるもので、ＡＤ変換器２０から
の出力信号Ｄ１とメモリ２１からの出力信号Ｄｏとを演
算回路２８で所定の比率で結合したのちメモリ２１に書
き込む。このため、読み出しアドレスと書き込みアドレ
スとを一致させる必要があり、制御回路２６および２７
には同期分離回路２４から同一の同期信号が供給される
。

〔発明が解決しようとする課題〕 このような従来例においては、書込制御回路および読出
制御回路にそれぞれ位相同期回路（Ｐ’ＬＬ回路）を設
け、書込制御回路から出力されるサンプリング信号およ
びアドレス信号、続出制御回路から出力されるクロック
信号およびアドレス信号のそれぞれが入力同期信号に対
して完全に位相同期が取れるようにする必要がある。し
かしながら、一般にＰＬＬ回路は電圧制御型発振器（Ｖ
Ｃ○）、分周回路、位相比較回路、ループフィルタから
構成されているので、書込制御回路および読出制御回路
のそれぞれにＰＬＬ回路を設けた場合には、回路構成の
複雑化を招き装置のコストアップの原因となる。ことに
ＶＣＯは安定性と広い周波数可変範囲とを両立させると
高価なものとなる。

また、双方のＰＬＬ回路間の影響が出やすく、−方のデ
ィジタル波形が他方のＶＣＯ，電源ライン。

信号ラインなどを経て変動を与え、同期変動（シック）
を引き起こすおそれがあった。とくに双方のＰＬＬ回路
を１つの集積回路に実装した場合には深刻な影響が出や
すかった。また、高密度実装にともなって基板上で双方
のＰＬＬ回路が接近することも原因となった。

〔課題を解決するための手段〕

本発明によるビデオメモリ装置は、第１および第２の入
力ビデオ信号のいずれか一方を選択し書き込みビデオ信
号としてメモリ装置に書き込む書込手段と、前記メモリ
装置に書き込まれたビデオ信号を読み出す続出手段と、
前記第２の大力ビデオ信号または前記書き込みビデオ信
号の水平および垂直同期信号を前記続出手段に供給する
同期切替手段と、前記書込手段および前記読出手段に前
記水平同期信号の約４０００倍以上の周波数を有するク
ロック信号を共通制御信号として供給するクロック信号
発生手段とを設けるようにした。

〔作　用〕

クロック信号発生手段から書込手段および読出手段にク
ロック信号が共通制御信号として供給される。書込手段
および読出手段の水平および垂直同期信号とクロック信
号とは位相同期関係にないので、各同期信号によって位
相規制されるアドレス信号などの書込制御信号および読
出制御信号はクロック信号の同期幅の位相変動（ジッタ
）を有することになる。

クロック信号の周波数を水平同期信号の約４０００倍以
上の周波数にとると、ジッタは約１５ｎｓ以下となり、
実用上許容できる値となる。このため、１のクロック信
号で書込手段および読出手段を制御でき、回路構成が簡
素化される。

〔実施例〕

第１図は、本発明によるビデオメモリ装置の一実施例を
示すブロック図で、このメモリ装置はメモリ１にデータ
を書き込む書き込み系と、メモリ１からデータを読み出
す読み出し系とからなる。

書き込み系は、第１および第２の入力アナログビデオ信
号ＡｉｌおよびＡｉ２を選択的に切り替えて書き込みア
ナログビデオ信号Δ１３として出力する入力切替回路２
、書き込みアナログビデオ信号Ａｉ３を書き込みディジ
タルビデオ信号Ｄ１に変換するＡＤ変換器３、入力ビデ
オ信号Ａｉ３から水平および垂直同期信号ＳＹ１を分離
する第１の同期分離回路４、メモリーおよびＡＤ変換器
３を制御する書込制御回路５からなる。

読み出し系は、メモリーから読み出された読み出しディ
ジタルビデオ信号Ｄｏを読み出しアナログビデオ信号Ａ
ｏに変換するＤＡ変換器６、メモリーおよびＤＡ変換器
６を制御する読出制御回路７、入力ビデオ信号Ａｉ２か
ら水平および垂直同期信号ＳＹ２を分離する第２の同期
分離回路８、同期信号ＳＹ２およびＳＹＩが供給される
第１および第２の固定端子Ｐ１およびＰ２とオープン状
態の第３の固定端子Ｐ３とを有し同期信号ＳＹ３として
読出制御回路７に供給する同期切替回路９、書込制御回
路５および読出制御回路６に制御クロック信号ＣＫを供
給するクロック信号発生回路１０からなる。

入力ビデオ信号の形式は、カラーサブキャリアの重畳さ
れたコンポジット信号、または、輝度信号および色差信
号からなるコンポーネント信号のいずれでもよい。ただ
し、コンポーネント信号の場合は各信号毎にＡＤ変換器
を設ける必要があろうなお、コンポジット信号でＡＤ変
換したのちにディジタル信号処理によってコンポーネン
ト信号に分離してもよい。コンポジット信号では部分的
な書き替えを行うときに境目でのカラーサブキャリアの
位相の連続性を確保することが困難であるため、サブキ
ャリアの位相を考慮する必要のないコンポーネント信号
形式で記憶することがＶＴＲのメモリ装置では一般的で
ある。

メモリ１は、実質的にテレビ画面に相当する２次元のデ
ータ配列またはアドレス構成を有している。例えば、−
水平走査期間（以下、ＩＨ期間、という）のうち有効画
面に５１２標本点、−垂直走査期間（以下、ＩＶ期間、
という）に２５６Ｈの有効走査線を有するとすれば、Ｈ
方向は９ビツト、■方向は８ビツトの各アドレスとなり
、総標本点数は５１２Ｘ２５６　＝１３１０７２　　と
なる。各標本点の量子化ビット数を８ビツトとすると、
メモリ容量は１３１０７２　Ｘ　８″−＝１．０４９　
Ｍビットとなる。

書込制御回路５は、メモリ１の２次元アドレスに対する
書き込み信号自体の２次元アドレスの関係を管理・制御
すると共に、メモリ１へのデータの流れを処理し、メモ
リ１へのアドレスコードや命令コードを生成する。通常
はメモリアドレスと入力アドレスとを１対１に対応させ
るが、１対Ｎとするとメモリ１上には１／Ｎに圧縮され
た画面が記憶される。メモリアドレスと入力アドレスと
の関係に偏移を与えると、メモリ１上には偏移したデー
タが記憶される。メモリアドレスまたは入力アドレスの
特定の範囲に対して書き込みを許容すると部分的な書き
替えとなる。

読出制御回路７は、メモリ１の２次元アドレスと読み出
し信号用同期信号の２次元アドレスとの関係を管理・制
御するとともに、メモリ１からのデータの流れを処理し
、メモリ１のアドレスコードや命令コードを生成する。

通常はメモリアドレスと出力アドレスとを１対１に対応
させるが、書込制御回路５と同様な処理も可能である。

クロック信号発生回路１０は、水晶発振子などを使用し
た固定周波数発振回路で構成され、書込制御回路５およ
び読出制御回路７に一定周波数のクロック信号ＣＫを供
給するもので、書込制御回路５から出力されるサンプリ
ング信号およびアドレス信号、読出制御回路７から出力
されるクロック信号およびアドレス信号がそれぞれクロ
ック信号ＣＫの周期の分解能で水平同期信号による位相
規制を受けるようにしている。

次に、このような構成を有する本実施例の動作を入力切
替回路２および同期切替回路９の状態別に説明する。な
お、以下の説明では本実施例をカメラ一体型ＶＴＲに搭
載した場合について説明する。この場合、第１のビデオ
信号ＡｉｌはＶＴＲ部からの再生信号またはライン入力
信号とし、第２のビデオ信号Ａｉ２はカメラ部からの信
号とする。

まず、同期切替回路９が固定端子Ｐ１の位置にある場合
について説明する。

この場合、入力切替回路２が図示のように第１のビデオ
信号式１１を選択しているときには、メモリ１への書き
込みビデオ信号Ａｉ３はＶＴＲ部からの変速再生を含む
再生信号かライン人力信号であり、読出制御回路７の同
期位相を規制する同期信号ＳＹ３はカメラ部から供給さ
れる同期信号ＳＹ２である。したがって、メモリ１から
の読み出しビテ。

オ信号ＡＯはカメラ部の同期信号ＳＹ２に同期している
ので、カメラ部からの入力ビデオ信号馳２に同期するこ
とになる。同期状態にあるこの２つのビデオ信号Ａｏお
よびＡｉ２は不図示の画面合成回路にｚ おいて合成することができる。例えば、フィールドの中
央てビデオ信号ＡｏからＡｉ２へ切り替えると画面では
上半分がメモリ１、すなわち、ＶＴＲ部からの画面で下
半分がカメラ部からの画面となる。

切り替えを水平走査期間のなかで行うと左右の合成とな
る。切り替えのパターンは任意に定めることができる。

また、切り替えではなく混合させると２画面が溶は合う
ような合成となる。そして、切り替えパターンや混合比
率を変化させれば画面から画面への移行に様々な効果を
与えることができ、他のＶＴＲのダンピング編集に際し
てカメラ一体型ＶＴＲのＶＴＲ部とカメラ部との画面合
成を行うという従来なかったきわめて効果的な映像表現
を行うことができるようになる。

入力切替回路２が第２のビデオ信号Ａｉ２を選択してい
る場合には、メモリ１への書き込みビデオ信号式１３は
カメラ部からの信号であり、読出制御回路７の同期位相
を規制する同期信号ＳＹ３もカメラ部からの信号となる
。カメラ一体型ＶＴＲの最も基本的な使用形態は内蔵カ
メラによる撮影およびその録画である。したがって、こ
の状態はメモリ機能を利用してカメラで撮影した画面ど
うしの合成を可能とする。例えば、メモリ１からの読み
出し画像には、移動、縮小、拡大などの効果を与えてお
き、この画像とカメラ画像とを混合すると２重像効果が
得られる。また、例えば、メモリ１にある画像を静止画
として記憶させておき、これとカメラの動画像とを合成
・混合させることができる。このように、ある程度の制
約があるもののカメラ一体型ＶＴＲ自身で従来出来なか
った画面合成機能を実現できるようになる。

次に、同期切替回路９が図示のように固定端子Ｐ２の位
置にある場合について説明する。

この状態では、読出制御回路７は書込制御回路５ととも
に同期信号ＳＹＩによって規制されており、第５図の従
来例と同様である。書き込みビデオ信号へ１３は入力切
替回路２によって選択された第１または第２の入力ビデ
オ信号ＡｉｌまたはＡｉ２である。この状態は書き込み
側の同期信号の周波数偏移がほとんどそのままメモリ１
の出力に現れるので、ＶＴＲの変速再生中には避ける方
がよい。

この状態は第５図の従来例で説明したように、巡回型フ
ィルタを構成するときに使用する。すなわち、ＡＤ変換
データとメモリ読み出しデータとのアドレスを一致（必
要であれば所定量偏移）させておき、双方のデータ間で
所定の演算を実行した結果をメモリ１に書き込む。この
巡回型演算はノイズの低減以外にも特殊効果などに用い
ることが出来る。また、巡回型でなくとも、例えば、フ
レーム相関を利用して輝度信号と色信号との分離を行う
ときにもこの構成をとる。ノイズ低減効果は従来例と同
じ＜ＶＴＲ部からの再生信号に対して発揮できるととも
に、カメラ部からのビデオ信号に対しても発揮できるこ
とが特徴となっている。

特別高感度撮像素子や大型レンズを採用することが困難
な民生用カメラ一体型ＶＴＲでは、暗い場所でのＳ／Ｎ
比が充分ではなかったので、カメラ部からのビデオ信号
Ａｉ２を人力切替回路２で選択してＳ／Ｎ比を改善した
メモリ出力をＶＴＲ部で記録するようにすれば等価的に
高感度撮像素子やｂ 大型レンズを採用したような映像を記録できる。

また、ライン入力信号のＳ／Ｎ比を改善してＶＴＲ部へ
記録することもできる。

次に、同期切替回路９が固定端子Ｐ３の位置にある場合
について説明する。

この場合は読出制御回路７が自走状態にあるので、書き
込み側の同期信号ＳＹＩに関係なく安定したビデオ信号
を出力することができる。書き込みビデオ信号Ａｉ３は
人力切替回路２で選択された第１または第２のビデオ信
号ＡｉｌまたはＡｉ２である。

この状態では、ＶＴＲ部からの再生信号が書き込みビデ
オ信号Ａｉ３であるときに重要である。すなわち、−船
釣なヘリカルスキャンＶＴＲにおいては、記録時のテー
プ速度に対して再生時のテープ速度を停止を含めて変え
ることにより、静止画、スローモーション、倍速再生、
高速サーチなどの特殊再生を行うことができる。これら
特殊再生時にはテープ速度の変化により回転ヘッドとテ
ープとの相対速度（再生信号の水平同期周波数）が変化
する。この相対速度の変化を補償するために回■ｂ 転ヘッドの回転周波数を偏移させるが、そうすると再生
信号の同期信号周波数も偏移する状態となる。例えば、
高速サーチ時には数％以上の偏移となることがあり、垂
直同期の弱いテレビでは上下方向に画面が流れることが
ある。一般に回転ヘッドのサーボ系は数％もの偏移に追
従するようには設計されていないため、このような変速
再生信号を他のＶＴＲで記録することは困難である。し
かし、この状態であれば変化している入力同期信号周波
数に対して出力同期信号周波数は変化しないので、変速
再生信号を他のＶＴＲで安定に記録することが可能とな
る。

次に、クロック信号発生回路１０から出力されるクロッ
ク信号ＣＫの周波数について説明する。

いま、クロック信号ＣＫの周波数を１８Ｍｆｌｚの固定
周波数と仮定する。１８Ｍ）Ｉｚに仮定した理由は書込
制御回路５および読出制御回路７の動作周波数のうち最
も高い周波数、例えば、輝度信号のサンプリング周波数
（９ＭＨｚ）の２倍としたためである。この場合、入力
同期信号ＳＹＩおよびＳＹ３とクロック信号ＣＫとは位
相同期関係にないので、入力同期信号によって規定され
る水平アドレスの開始点は、同期信号の発生タイミング
に対してクロック信号ＣＫの周期幅（１／１８Ｘ１０６
＝５６ｎｓ）の変動（ジッタ）を持つことになる。変動
周波数はクロック周波数と水平同期周波数との比の小数
値に水平同期周波数を掛けたものになり、この変動は書
き込み側と読み出し側との双方で生じる。

評価実験によると、コンポーネントビデオ信号における
ジッタが約６０ｎｓでは、極めてゆっくりとした変動周
波数をのぞけば容易に認識され、かつ許容できなかった
。このためクロック信号ＣＫの周波数が１８ＭＨｚでは
低いことになる。ジッタが約１５ｎｓ程度であれば認識
できないか、あるいは認識できても許容できる範囲であ
った。したがって、クロック信号ＣＫのクロック周波数
を水平周波数（１５，７３４Ｋ）Ｉｚ）の約４０００倍
、例えば、２の１２乗（４０９６）倍にとれば、 クロック周波数＝１５７３４　ｘ４０９６″−，６４，
４ＭＨｚクロック周期＝１／６４．４　Ｘｌ０６＃１５
．５ｎｓとなり、ジッタが許容できる範囲となる。

書込制御回路５および読出制御回路７から出力される各
制御信号は、このクロック周期の分解能（１５，５ｎｓ
＞で水平同期信号による位相規制を受ける。例えば、ク
ロック信号ＣＫの７クロツクごとに輝度信号をＡＤ変換
して水平アドレスを進めれば、５１２アドレスで水平有
効画面期間のデータを取り込むことができる。

この関係を示すと、 輝度サンプリング周波数＝ ６４．４Ｘ１０６／７’＝９．２ＭＨｚ輝度サンプリン
グ周期− ７／６４．４Ｘ１０”＝１０９ｎｓ 有効サンプリング期間− ５１２Ｘ１０９Ｘ１０−９！＝ｉ５６μｓとなる。

この場合、入力同期信号に対する水平アドレスの位相は
、前述したように１５．５ｎｓのシックを持つが、これ
はサンプリング周期（１０９ｎｓ）の７分の１にすぎず
実用上問題とはならない。なお、垂直アドレスは同期分
離回路４および８て分離された垂直同期信号によって規
制を受け、水平期間ごとに垂直アドレスを進める。

第２図は、本発明によるビデオメモリ装置の他の実施例
を示すブロック図である。

本実施例においては、クロック信号発生回路１０を固定
周波数発振回路に替えてＰＬＬ回路で構成されている点
をのぞいては第１図と同様の構成を有している。

本実施例のクロック信号発生回路１０は、ＶＣｏｌｌ、
分周回路１２９位相比較回路１３およびループフィルタ
１４からなるＰＬＬ回路で構成され、位相比較回路１３
の他方の入力には同期分離回路４で分離された書き込み
ビデオ信号Ａｉ３の同期信号ＳＹＩが供給され、また、
ＶＣＯＩＩの出力は書込制御回路５および続出制御回路
７にそれぞれ供給されている。

このような構成によれば、書込制御回路５から出力され
る制御信号は人力同期信号ＳＹＩに同期したクロック信
号ＣＫで位相規制を受け、読出制御口路７の出力信号は
第１図の場合と同様にクロック信号ＣＫの周期精度で入
力同期信号ＳＹ３による位相規制を受ける。

なお、書き込み側の同期信号ＳＹＩに替えて読み出し側
の同期信号ＳＹ３によってＰＬＬ回路から発生されるク
ロック信号ＣＫの位相同期をとるようにしてもよい。

〔発明の効果〕

本発明のビデオメモリ装置によれば、書き込み側と読み
出し側とを共通のクロック信号で制御するようにし、こ
の共通のクロック信号の周波数を水平同期周波数の約４
０００倍以上としてこのクロック周期の分解能で水平同
期信号による位相規制を行うようにしたので、ジッタが
発生しても認識できないか、または、認識できても許容
できる範囲となり、−回路のクロック信号発生回路で書
き込み側と読み出し側とを非同期にアクセスできるよう
になった。このため、回路構成の複雑化。

部品点数の増加およびコストの上昇などを押えることが
でき、小型高密度の実装が要求されるカメラ一体型ＶＴ
Ｒに搭載することが容易となった。

【図面の簡単な説明】

第１図は、本発明によるビデオメモリ装置の一実施例を
示すブロック図、 第２図は、本発明の他の実施例を示すブロック図、 第３図乃至第５図は、ビデオメモリ装置の従来例を示す
ブロック図である。 ■・・・メモリ、２・・・入力切替回路、５・・・書込
制御回路、７・・・読出制御回路、９・・・同期切替回
路、１０・・・クロック信号発生回路。 特許出願人　　　パイオニア株式会社 従来 吊　５ 例 図

Claims (3)

【特許請求の範囲】
1. （１）第１および第２の入力ビデオ信号のいずれか一方
   を選択し書き込みビデオ信号としてメモリ装置に書き込
   む書込手段と、 前記メモリ装置に書き込まれたビデオ信号を読み出す読
   出手段と、 前記第２の入力ビデオ信号または前記書き込みビデオ信
   号の水平および垂直同期信号を前記読出手段に供給する
   同期切替手段と、 前記書込手段および前記読出手段に前記水平同期信号の
   約４０００倍以上の周波数を有するクロック信号を共通
   制御信号として供給するクロック信号発生手段とを有す
   ることを特徴とするビデオメモリ装置。
2. （２）前記クロック信号発生手段から発生されるクロッ
   ク信号は一定の固定周波数を有する信号であることを特
   徴とする請求項１記載のビデオメモリ装置。
3. （３）前記クロック信号発生手段から発生されるクロッ
   ク信号は前記書き込みビデオ信号の同期信号に位相同期
   した信号であることを特徴とする請求項１記載のビデオ
   メモリ装置。