JPH02252174A - デジタル信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル信号検出回路に係わり、特に信号誤
り率を向上させると共に、温度等の影響を受けないよう
にしたデジタル信号検出回路に関する。

〔従来の技術〕

映像信号や音響信号を記録再生する装置は、ここ数年来
、信号をデジタル信号に変換してから記録するデジタル
記録方式を採用しつつある。その理由は、デジタル記録
の方が、周波数変調方式のアナログ記録よりも大幅に画
質や音質を改善することができるからであり、また、複
数回複写しても信号の劣化がないからである。

しかしながら、デジタル記録方式は、アナログ記録方式
に比べて、より一層高密度記録が必要とされると共に、
記録したデジタル信号を忠実に再生できるかが最も重要
な課題となっている。

第８図は、上述した記録再生装置を示すブロック図であ
る。

第８図に示す装置は、記録装置１と、再生装置２とから
構成される装置 ここで、記録装置１は、入力端子１０に人力された入力
信号をデジタル信号に変換するアナログ゛・デジタル（
ＡＤ）変換器１１と、ＡＤ変換器ＩＩからのデジタル信
号を処理する記録プロセンサ１２と、記録プロセッサ１
２からの信号を変調する変調器１３と、記録増幅器１４
と、記録へンド１５とから構成されている。

また、再生装置２は、再生ヘッド２０と、再生ヘッド２
０からの信号を増幅する再生増幅器２１と、再生増幅器
２１からの出力信号からデジタル信号を得るデジタル信
号検出回路２２と、デジタル信号検出回路２２からの出
力デジタル信号を復調する復調器２３と、復調器２３か
らの出力信号の時間軸を補正する時間軸補正器２４と、
時間軸補正器２４からの信号を取り込み再生する再生プ
ロセッサ２５と、再生プロセッサ２５からの出力信号か
らアナログ信号に変換し出力端子２７から再生信号とし
て出力するデジタル・アナログ（ＤＡ）変換器２６とか
ら構成されている。

このような装置の動作を第８図および第９図を用いて説
明する。

第９図は上述した装置の動作時の波形を示す図である。

そして、第９図に示すように信号形式としては、データ
ビデオテープレコーダやビデオディスク装置等で用いら
れるチャンネルコードとしてＮＲＺＩ型のコートが用い
られる。

入力信号は、入力端子１０を介してＡＤ変換器１１に供
給される。ＡＤ変換器１１では、入力信号をデジタル信
号に変換して記録プロセッサ１２に与える。記録プロセ
ッサ１２では、データの並べ替えが行われると共に、訂
正符号・同期信号等が付加されて変調器１３に送られる
。変調器１３では、元のデジタル信号に対してテープ等
に記録するのに適したコード（チャンネルコードと呼ば
れる）に変換されて、さらに第９図（ａ）に示すように
パラレル・シリアル変換される。この信号は、記録増幅
器１４で増幅されて第９図（ｂ）に示すような信号とさ
れて記録ヘッド１５に供給される。これにより、磁気テ
ープ等に磁気記録される。

一方、磁気テープに記録された信号は、再生ヘッド２０
により、第９図（Ｃ）に示すように微小信号として再生
される。ここで得た信号は、第９図（ｄ、ｅ）に示すよ
うに再生増幅器２１にて信号処理に適したレベルにまで
増幅した後にデジタル信号検出回路２２に与えられる。

デジタル信号検出回路２２は、入力された信号からデジ
タルデータ　（ここでは、チャンネルコード化されたデ
ジタル信号のこと）を検出できるように、波形等価した
後にクロック抽出およびデジタルデータの検出が行われ
る。このデジタルデータとクロックにより復調器２３の
出力には、デジタル信号が得られる。しかしながら、こ
のデジタル信号は、テープ走行系によって生じたジッタ
があるため、時間軸補正器２４を通すことによりシック
を吸収し、入力信号かあるいはレファレンス信号に同期
した再生デジタル信号にしている。再生デジタル信号は
、再生プロセッサ２５にて記録過程により生じたデータ
の誤りを訂正し、または訂正能力を越える誤りには補正
を行い元のデータに並べ替える。その後、ＤＡ変換器２
６にて、アナログ信号に変換されて、出力端子２７から
出力されることになる。

ところで、光磁気記録の場合、波形応答であるため、記
録した信号と同じ信号が再生される。しかしながら、高
密度に記録すると、隣り合う信号同士で波形干渉を生じ
る。このため、波形等価を行う必要がある。波形等価後
の信号を２クロック周期ごとに重ねていくと、第７図に
示すようなアイパターンを得ることができる。

第１０図は、上述した再生装置に用いられる従来のデジ
タル信号検出回路を示すブロック図である。

第１０図において、デジタル信号検出回路２２は、ＡＤ
変換器２２１と、クロック形成回路２２２とから構成さ
れている。クロック形成回路２２２は、クロック抽出回
路２２３と、クロック遅延回路２２４とから構成されて
いる。

クロック形成回路２２２は、クロック抽出回路２２３に
より入力信号Ｓ、からクロックＣＫを抽出し、その抽出
した出力クロックＣＫに対してクロック遅延回路２２４
により固定的に遅延をかけてサンプリングクロックＳＣ
ｋを形成し、ＡＤ変換器２２１に与えている。ＡＤ変換
器２２１は、サンプリングクロックＳＣｋにより入力信
号Ｓ１をデジタル化して出力信号Ｓ。とじて出力する。

ここで、クロック遅延回路２２４は、クロックの位相を
遅延させて、入力信号のクロックに対する位相余裕を充
分にとっている。これは、第７図のようなアイパターン
の入力信号に対してへ点でサンプリングするようにクロ
ックＣＫの位相を調整することで信号の誤り率を最小に
抑えている。

〔発明が解決しようとする課題〕

しかしながら、上述した従来のデジタル信号検出回路２
２は、例えばビデオ信号をデジタルで磁気記録再生する
ディスクにおいて記録系に応じてデータレートを変化さ
せ、かつ２チヤンネルの合計が一定のデータレートを保
ちつつ記録する場合のように入力信号のデークレートが
可変する場合、入力信号に対してクロックＣＫが固定遅
延であるため、入力信号の波形等価が充分に施されてい
ても、信号の誤り率の悪化を生じることがある。

また、クロック抽出回路２２３は、一般にＰＬＬ回路が
使用されているが、電圧変化に対する保障を充分に施さ
ないと出力クロックＣＫの時間的遅延量変化を誘因し、
上述した環境変化による信号誤り率の悪化を招くことも
ある。

本発明は、上述した問題点を解消するためになされたも
ので、信号の誤り率を向上させたデジタル信号検出回路
を提供することを目的とする。

〔課題を解決するための手段〕

上述した目的を達成するために本発明に係わるデジタル
信号検出回路は、入力信号を所定ビットのデジタル信号
に変換するアナログ・デジタル変換器と、このアナログ
・デジタル変換器からの所定ビットのデジタル信号を等
価するデジタル等側型と、入力信号からクロックを抽出
し、かつデジタル等価器からの等価デジタル信号を一時
蓄積した後、その蓄積デジタル信号から位相コントロー
ル信号を形成し、クロックの位相をこの位相コントロー
ル信号で可変制御して形成したサンプリングクロックと
してアナログ・デジタル変換器およびデジタル等価器に
与えるクロック形成回路とを備え、デジタル等価器の最
上位ビットをデジタル信号として出力する構成としたこ
とを特徴とするものである。

本発明のデジタル信号検出回路によれば、入力信号のサ
ンプリング点を可変制御して常に位相余裕が最大点にな
るようにしたので、誤り率が向上する。

〔実施例〕 次に、本発明について図示の実施例を参照して説明する
。

第１図ないし第７図は、本発明の詳細な説明するための
ものである。

第１図は、本発明のデジタル信号検出回路の実施例を示
すブロック図である。

第１図に示すデジタル信号検出回路２２Ａは、アナログ
・デジタル変換器３０と、デジタル等価器３１と、クロ
ック形成回路３２とから構成されている。デジタル等価
器３１は、入力信号Ｓ１　を所定ビットのデジタル信号
ＳＡＤに変換するようになっている。デジタル等価器３
１は、アナログ・デジタル変換器３０からの所定ビット
のデジタル信号ＳＡＤを等価できるようになっている。

クロック形成回路３３は、入力信号Ｓ、からクロックを
抽出し、かつデジタル等価器３１からの等価デジタル信
号を一時蓄積した後、その蓄積デジタル信号から位相コ
ントロール信号を形成し、クロックの位相をこの位相コ
ントロール信号で可変制御して形成したサンプリングク
ロックとして、アナログ・デジタル変換器３０およびデ
ジタル等価器３１に与える回路構成としである。また、
クロック形成回路３２は、クロック抽出回路３３と、位
相コントロール回路３４と、メモリ３５と、演算処理装
置３６とから構成されている。クロック抽出回路３３は
、入力信号Ｓ、からクロックＣＫを抽出し、位相コント
ロール回路３４に与えるようになっている。メモリ３５
は、デジタル等価器３１からの等価デジタル信号を一時
蓄積する装置である。演算処理装置３６は、メモリ３５
がら蓄積デジタル信号を読み出して信号処理を行い、位
相コントロール信号ＰＣを形成するようになっている。

位相コントロール回路３４は、人力したクロックＣＫの
位相を、演算処理袋Ｍ３６からの位相コントロール信号
ＰＣで可変制御してサンプリングクロックＳＣｋを形成
し、アナログ・デジタル変換器３０とデジタル等価器３
１に与えるようになっている。出力信号Ｓ。は、デジタ
ル等価器３１の最上位ピッｌ（ＭＳＢ）から得られる。

第２図は、同実施例のデジタル等価器の構成例を示すブ
ロック図である。

デジタル等価器３１は、トランスバーサル型のデジタル
フィルタにより構成することができる。

デジタル等価器３１は、直列に接続したｎ個のＤラッチ
Ｄ　Ｌｌ、　Ｄ　Ｌ２．　Ｄ　Ｌ３．・・・・・・ＤＬ
ｈ　と、係数Ｘ１．　Ｘ２　、　Ｘ３　、　”””、　
　Ｘ−ノ係数器ＫＫ２　、　Ｋ３．・・・・・・、　　
ＫＩ、と、加算器Ｗとから構成されている。ＤラッチＤ
Ｌ、　　には、アナログ・デジタル変換器３０からの信
号ＳＡＤが与えられている。各ＤラッチＤ　Ｌ５．　Ｄ
　Ｌ２．　Ｄ　Ｌｓ、・・自・ＤＬ、、には、サンプリ
ングクロックＳＣｋが与えられている。各ＤラッチＤ　
Ｌ、、　Ｄ　Ｌ２．　Ｄ　Ｌ３．・・・・・・ＤＬ、、
の入力信号は、係数器に＋　、　Ｋ２　、　Ｋ３　　・
・・・・・Ｋ、を介して取り出されて加算器Ｗに供給さ
れている。ＤラッチＤＬ、、の出力と係数器に＋　、　
Ｋ２に３．・・・・・・、Ｋｏ　の出力信号とは、加算
器＼■で加算されて等価デジタル信号Ｓ（ｌとして出力
される。

なお、各タップの係数は、既知で固定または半固定とす
るが、デジタル型の自動等価器を用いてもよい。

第３図は、同実施例で使用される位相コントロール回路
の一例を示す回路図である。

第３図に示す位相コントロール回路３４は、遅延用の論
理ＩＣ３４１，、３４１２，・・・・・・、３４１□と
、各論理ＩＣ３４１１，３４１２，・・・・・・、３４
１゜の出力と入力クロックＣＫとを取り込み、これらの
内の１つを選択するセレクタ３４２とから構成されてい
る。第３図に示す位相コントロール回路３４では、集積
回路化が容易であるように遅延量子として論理ＩＣを用
いたが、デイレーライン等を用いてもよい。また、セレ
クタ３４２を用いて、位相コントロール信号ＰＣで簡単
にクロックＣＫの遅延量をコントロールできることにな
る。

上述のように構成された実施例の作用を説明する。

第４図は、演算処理装置３６の動作を説明するために示
す流れ図である。第５図は、アナログ・デジタル変換器
３０の入力信号Ｓ１　　と、出力信号ＳＡＤとの関係を
示す説明図である。第６図は、ビデオデスクの信号フォ
ーマットを示す説明図である。

ところで、第７図のアイパターンに示すように、波形等
価が充分に行われた信号においては、位相余裕が最大に
なる点で、信号は２値（図中Ａ点）に収束していること
がわかる。そこで、本発明の実施例は、入力信号Ｓ、を
−ＨＮビットのアナログ・デジタル変換器３０でサンプ
リングし、サンプルデータのばらつきを最小にするよう
にサンプリングクロックＳＣｋの位相を制御して、常に
位相余裕を最大にしようとするものである。

再生ヘッド２０から再生され再生増幅器２１で増幅され
た入力信号ＳＬ　　は、アナログ・デジタル変換器３０
に入力される。アナログ・デジタル変換器３０は、入力
信号Ｓ１　をＮビットのデジタル信号に変換される。こ
のとき、アナログ・デジタル変換器３０は、クロック形
成回路３２から出力されるサンプリングクロックＳＣｋ
によりサンプリングを行う。アナログ・デジタル変換器
３０でデジタル化した信号ＳＡＤは、デジタル等価器３
１によりフィルタリングがかけられる。デジタル等価器
３１の出力信号Ｓ。は、第７図のアイパターンをクロッ
ク周期にサンプリングした値とちょうど一致する。いま
、アナログ信号Ｓ、とデジタル信号ｓａｎの関係が、第
５図に示すように、＋Ｖで論理１１１１１１となり、Ｏ
の前後で論理１０００００または論理０１１１１１とな
り、−■が論理ｏｏｏｏｏｏとなっていたとする。する
と、デジタル等価器３１の出力の最上位ピッ）　（ＭＳ
Ｂ）は、デジタル検出信号そのものとなり、これを出力
することでデジタル信号の検出をすることができる。な
お、ＬＳＢは最小位ビットである。

一方、先に述べたようにデータに対するサンプリングポ
イントを第７図のＡ点になるように制御するため、次の
ように動作させている。すなわち、デジタル等側型３１
の出力信号は一旦メモリ３５に蓄えられる。演算処理装
置３６は、例えば第４図に示す流れ図のような処理を実
行し、メモリ３５からデータを順次読み出しては、その
データの最小２乗誤差を算出し、以前の値と比較し、そ
の比較結果に応じて位相コントロール信号ＰＣを出力す
る。さらに詳細に述べれば、演算処理装置３６において
第４図の処理がなされる。まず、初期状態として予め初
期値を設定しておき、その初期値に基づいて位相コント
ロール信号ＰＣを出力する（ステップ■）。また、この
時のデータの最小２乗誤差を計算し、−時メモリ３５に
格納しておく。いま、この値をＥｈ　とする。次に、ク
ロックＣＫの遅延量を少し増しくステップ■）、再び最
小２乗誤差を計算する（ステップ■）。この計算結果は
、Ｅ、。１　とする。ついで、前の値Ｅ、、と今回の値
Ｅ　、、＋　ｌ　　とを比較し、前の値Ｅｈが今回の値
Ｅ、、。１　より小さいときにはステップ■に戻すが、
前の値Ｅ、、が今回の値Ｅ　、、＋　ｌ　　より大きい
ときにはステップ■に移る（ステップ■）。なお、今回
の値Ｅゎ。１　は、比較処理が終了すると、前回の値Ｅ
。として格納されることになる（以下、同じである）。

ここでは、クロックＣＫの遅延量を減らす（ステップ■
）。ついで、再び最小２乗誤差を計算し、これを今回の
値Ｅ、、、　　（Ｅ、。２）として前回の値Ｅ、　　（
Ｅ、。１　）と比較される（ステップ■）。ここで、前
の値Ｅ、、が今回の値Ｅ。＋１　より小さいときにはス
テップ■に戻すが、前の値Ｅ。が今回の値Ｅ。＋１　よ
り大きいときにはステップ■に移る（ステップ■）。こ
こでは、モード判定（現在の状態が再生モードになって
いるか等）を行い、ステップ■に戻すか、上述した試行
過程をストップする。

このようにして出力された位相コントロール信号ＰＣは
、位相コントロール回路３４に与えられてクロックＣＫ
の位相量を制御してサンプリングクロックＳＣｋを形成
する。ずなわち、位相コントロール信号ＰＣで、論理Ｉ
Ｃ３４１で遅延したクロックＣＫをセレクタ３４２で選
択し、サンプリングクロックＳＣｋとして出力される。

一般に、ビデオディスクの記録データレートは、１チヤ
ンネル当たり６０Ｍビット／秒〜２００Ｍビット／秒と
高く、全サンプルを演算することはハードウェア上困難
であり、また必要でない。したがって、第６図に示すよ
うなデータフォーマットに対して、例えばシンクロ部分
（ＳＹＮＣ）の１６ビ７）のみ演算させればよい。これ
らをメモリ３５に書き込み、低速で読み出して演算をす
ることができるようにしたので、汎用シグナルプロセッ
サを１個で演算処理装置３６を構成することができる。

なお、データフォーマットには、５ＹＮＣ，ＡＤＤＲＥ
Ｓ、ＤＡＴＡ、Ｒ３が設けられており、（）内の数字は
ビット数を示している。

このような実施例によれば、入力信号のサンプリング点
を制御し、常に位相余裕が最大になるようにしたことに
より、ビデオディスクで高密度記録する際にデータレー
トを可変させても、良好な信号誤り率を得ることができ
ると共に、温度変化等において安定動作を保障できる。

〔発明の効果〕

以上説明したように本発明によれば、入力信号のサンプ
リング点を可変制御して常に位相余裕が最大点になるよ
うにしたので、誤り率が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明に係るデジタル信号検出回路の実施例を
示すブロック図、第２図は同実施例で用いるデジタル等
価器を示すブロック図、第３図は同実施例で用いる位相
コントロール回路を示すブロック図、第４図は同実施例
で用いる演算処理装置で処理動作を示す流れ図、第５図
はアナログ・デジタル変換器に人力される入力信号と出
力信号との関係を示す説明図、第６図はビデオディスク
のデータフォーマットを示す説明図、第７図は入力信号
のアイパターンを示す説明図、第８図はビデオ信号の記
録再生装置を示すブロック図、第９図は記録再生におけ
る各波形を示す図、第１０図は従来のデジタル信号検出
回路を示すブロック図である。 ２２Ａ・・・・・・デジタル信号検出回路、３０・・・
・・・アナログ・デジタル変換器、３１・・・・・・デ
ジタル等側型、 ３２・・・・・・クロック形成回路。

Claims (1)

【特許請求の範囲】
1. 入力信号を所定ビットのデジタル信号に変換するアナロ
   グ・デジタル変換器と、前記アナログ・デジタル変換器
   からの所定ビットのデジタル信号を等価するデジタル等
   価器と、前記入力信号からクロックを抽出し、かつ前記
   デジタル等価器からの等価デジタル信号を一時蓄積した
   後、その蓄積デジタル信号から位相コントロール信号を
   形成し、前記クロックの位相を前記位相コントロール信
   号で可変制御して形成したサンプリングクロックとして
   前記アナログ・デジタル変換器およびデジタル等価器に
   与えるクロック形成回路とを備え、前記デジタル等価器
   の最上位ビットをデジタル信号として出力する構成とし
   たことを特徴とするデジタル信号検出回路。