JPS62281165A - デイジタル信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、ディジタル記録の行われた記録媒体を用いた
磁気記録再生装置において、特に波形等化後の再生信号
から記録時のディジタル信号の検出を行うために用いら
れるディジタル信号検出回路に関する。

〔従来の技術〕

例えばディジタルＶＴＲ（ビデオ・テープ・レコーダ）
では、所定のクロックに同期させて作成したディジタル
信号を記録媒体に記録する。この記録された信号は再生
ヘッドを用いて再生される。

再生ヘッドから出力される信号は元のディジタル信号を
微分した信号なので、記録信号のそれぞれの立ち上がり
および立ち下がりを示した信号となる。この信号はスリ
マ−化され、次に積分される。

積分後の波形を２値化すると、元のディジタル信号の波
形に近い信号が再現される。元の記録信号の作成時に使
用されたクロックと同一のものとして再生されたクロッ
クを用いて、この再現された信号を所望のタイミングで
サンプリングすれば、元のディジタル信号が検出される
ことになる。

本発明で説明するディジタル信号検出回路は、前記した
積分動作によって得られた信号を入力信号として元のデ
ィジタル信号を検出するための回路である。

第６図は、従来用いられたディジタル信号検出回路を表
わしたものである。この回路では、入力信号１を１ビツ
トのＡ／Ｄ変換器２とクロック抽出回路３に供給する。

クロック抽出回路３は入力信号１からクロックを抽出す
る。この出力クロック４はクロック遅延回路５によって
固定的な遅延をかけられる。これは入力信号１のクロッ
クに対する位相余裕を十分にとるためである。

第７図は、入力信号をクロック周期ごとに重ね合わせて
作られたアイパターンの一例を表わしたものである。こ
の例では図のＰｌ　　とＰ２　の双方を加えたものが位
相余裕であり、クロックの１サイクルは符号Ｔで示しで
ある。図で２つの値に収束しているＡ点をサンプリング
の点とするようにクロックに固定的な遅延をかければ、
位相余裕が最大となる。

クロック遅延回路５で遅延されて得られたサンプリング
クロック６は例えばコンパレータによって構成される１
ビツトのＡ／Ｄ変換器２に供給され、このサンプリング
クロック６に同期してディジタル信号７の検出が行われ
ることになる。

〔発明が解決しようとする問題点〕

ところで従来のディジタル信号検出回路では、前記した
ように出力クロックを固定的に遅延させてサンプリング
クロックを作成していた。このため、入力信号のデータ
レートが変化するような場合には、仮に入力信号の波形
等化が十分行われていたとしても信号の誤り率の悪化を
生じさせることがあった。入力信号のデータレートが変
化する場合の一例としては、ビデオ信号をディジタル磁
気記録しこれをディジタル的に再生するディジタルＶＴ
Ｒの分野で、高速再生やスローモーション再生を行う場
合を挙げることができる。

また、クロック抽出回路３では一般にＰＬＬ回路を用い
て出力クロック４を一定周波数に制御しているが、電圧
変化や温度変化に対する補償を十分施していないと、出
力クロック４の時間的な狂いから実質的な遅延量の変化
を透引してしまい、検出した信号の誤り率の悪化を招く
こともあった。

そこで本発明の目的は、サンプリングクロックを作成す
るための出力クロックの時間的遅延景を位相余裕が最大
となるように制御することのできるディジタル信号検出
回路を提供することにある。

〔問題点を解決するための手段〕

本発明では、等化器で積分を行いもとのディジタル信号
とほぼ同一の波形となった信号を入力信号としてディジ
タル記録時のクロックを抽出するクロック抽出回路と、
この入力信号の信号レベルを複数ビットのデータに変換
するアナログ・ディジタル変換器と、この複数ビットの
データを一時的に蓄積するメモリと、このメモリに蓄積
されたデータを処理しクロック遅延量を演算するクロッ
ク遅延量演算手段と、このクロック抽出回路によって抽
出されたクロックをクロック遅延量演算手段によって演
算されたクロγり遅延量だけ遅延させて前記したアナロ
グ・ディジタル変換器に供給しディジタル信号への変換
のタイミングを設定する位相コントロール回路とをディ
ジタル信号検出回路に具備させる。そして、クロックの
遅延量を調整しながら、アナログ・ディジタル変換器の
最上位のピッ）　（ＭＳＢ）をもって、検出されたディ
ジタル信号とする。

ここでクロック遅延量演算手段は、例えばクロックの遅
延量を堆加したり減少したりしてデータの最小２乗誤差
を最小にするようなりロック遅延量を求め、これをクロ
ック遅延量とすることが適当である。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例で用いられるディジタル信号
検出回路の構成を表わしたものである。

この回路は第６図で示したと同様のクロック抽出回路３
を用いてクロック１の抽出を行う。これによって得られ
た出力クロック４を入力する位相コントロール回路１１
は、演算処理回路１２から得られた位相コントロール信
号１３に基づいてクロック遅延量を設定し、サンプリン
グクロック１４を出力するようになっている。

サンプリングクロック１４はＮビットのＡ／Ｄ変換器１
５に供給され、変換のタイミングが設定される。Ａ／Ｄ
変換器１５の出力するＮビットのデータ１６はメモリ１
７に一時的に蓄えられ、演算処理回路１２に供給されて
位相コントロール信号１３の演算が行われる。Ｎビット
のデータ１６のうち、ＭＳＢはディジタル検出信号１８
として出力される。

以上のような構成のディジタル信号検出回路が、ディジ
タルＶＴＲに用いられた場合について、第２図を用いて
説明する。

第２図において、再生ヘッド２１は図示しないテープに
記録された信号の再生を行う。再生された微小信号２２
は前置増幅器２３によって増幅され、増幅後の信号２４
は等化器２５に入力される。

等化器では波形等化される。等化器２５の出力した信号
２６はＡＧＣ増幅器２７に供給され、その振幅レベルが
一定に調整される。

以上のようにして作成された入力信号１は本実施例のデ
ィジタル信号検出回路に人力されることになる。Ａ／Ｄ
変換器１５では、この入力信号１をその信号レベルに応
じて例えば６ビツトのデータ１６にＡ／Ｄ変換器する。

この内、ＭＳＢがディジタル検出信号１８として出力さ
れる。またＭＳＢからＬＳＢまでの各６ビツトのデータ
１６は、順次メモリ１７に書き込まれる。

第３図はメモリ１７に書き込まれるデータのマツプを示
したものである。最小の信号レベル“ｏｏｏｏｏｏ″か
ら最大の信号レベル“１１１１１１”までをこのように
−■から＋■までの信号レベルとしてＩ頃に示してみる
と、真中の“０”を境としてプラス側ではＭＳＢが“１
”となり、マイナス側では“０”となることがわかる。

このことは、ディジタル検出信号１８として得られるも
のは、第６図で示した従来のＡ／Ｄ変換器２と実質的に
同一のものであることがわかる。

ところで、現在読み取りの行われているデータの形式が
第４図のようなものであったとする。すなわち１単位の
データのうち最初の１６ビツトのデータが５ＹＮＣ信号
であり、次の３２ビツトがＡＤＤＲＥＳＳ信号であり、
４８０ビツトのＤＡＴＡが続いて、最後に３２ビツトの
誤り検出用Ｒ３信号が配置されているものとする。この
場合、ディジタル検出信号１８は５ＹＮＣ検出回路３１
に送られ、５ＹＮＣ信号（同期信号）３２が検出される
。そして続いて送られてきた信号部分がシリアルパラレ
ル変換器３３によってシリアルパラレル変換され、読み
取りデータ３４として後段の回路部分に出力される。

ところで、一般にディジタルＶＴＲの記録データレート
は１チヤネル当たり６０Ｍビット／秒〜２００Ｍピット
／秒と非常に高い。そこでディジタル検出信号１８のす
べての信号部分について次に説明するようなりロックの
遅延量を演算することはハードウェア上困難であり、ま
たその必要性もない。

そこで本実施例では、前記したメモリ１７に書き込まれ
た６ビツトパラレルのデータのうち５ＹＮＣ信号の１６
ビツト分のみを、後段の回路部分から出力される読み出
し信号３５によって読み出すことにしている。このため
、パラレルな６ビツトずつのデータが、比較的遅い速度
で読み出され、演算処理回路１２に供給される。演算処
理・回路１２では、５ＹＮＣ信号の誤りを監視し、最１
ｊ１２乗誤差を求めて、最適のクロック遅延量を演算す
る。このために、演算処理回路１２は、ＣＰＵ　（中央
処理装置）と、所定のプログラムを書き込んだＲＯＭ（
ＩＪ−ド・オンリ・メモリ）ならびに演算作業用のＲＡ
Ｍ　（ランダム・アクセス・メモリ）（共に図示せず）
を備えている。

第５図はこの演算処理回路の演算内容を表わしたもので
ある。

演算処理回路１２ではまずクロック遅延量の初期値を設
定する（ステップ■）。遅延量の初期値は、位相コント
ロール信号１３として位相コントロール回路１１に供給
され、その遅延量で入力信号１のＡ／Ｄ変換が行われる
ことになる。これによるデータのバラツキの程度は前記
したＲＡＭ内に格納される。次に演算処理回路１２はク
ロック遅延量を所定量だけ増加させる（ステップ■）。

位相コントロール信号１３がこれに応じて変化し、この
結果としてのデータのバラツキも前記したＲＡＭに書き
込まれる。

ＣＰ［ＪはＲＡＭに書き込まれたバラツキデータから最
小２乗誤差Ｅ（Ｎ）を計算しくステップ■）、これを前
の最小２乗誤差Ｅ（Ｎ−１）と比較する（ステップ■）
。そして、今回の誤差Ｅ　（Ｎ）の方が大きければ（Ｙ
）、クロック遅延量を減らすように位相コントロール信
号１３を制御する（ステップ■）。また今回の誤差Ｅ　
（Ｎ）の方が誤差Ｅ（Ｎ−１）より大きくなければ（ス
テップ■；Ｎ）、これが大きくなるまでの間、クロック
遅延量を増やすような制御を少しずつ繰り返す（ステッ
プ■〜■）。

今回の誤差Ｅ　（Ｎ）の方が誤差Ｅ（Ｎ−１）より大き
くない状態になったら、前記したようにクロック遅延量
が減らされ、この状態で最小２乗誤差Ｅが計算される（
ステップ■）。そして、今回の誤差Ｅ　（Ｎ）と前回の
誤差Ｅ（Ｎ−１）を比較しくステップ■）、今回の誤差
Ｅ　（Ｎ）の方が大きくない状態では（Ｎ）、クロック
遅延量を減少させるような制御を繰り返す（ステップ■
〜■）。

これに対して、今回の誤差Ｅ　（Ｎ）の方が前回の誤差
Ｅ（Ｎ−１）より大きい状態では（ステップ■；Ｙ）、
このディジタル信号検出回路のモード判定が行われる（
ステップ■）。ディジタル信号検出回路に第４図に示し
た入力信号ｌが継続的に人力されている状態では（継続
）、クロック遅延量を増加するような制御がとりあえず
行われる（ステップ■）。このようにして、入力信号１
が存在する限りその状態が変わっても、これに常に適応
し最小２乗誤差を最小とするようなりロック遅延量が設
定されていく。このようにして、位相余裕が最大になる
点（第７図のＡ点参照）でクロックのサンプリングが行
われることになる。

以上のような制御が行われている状態で第４図に示した
入力信号１の人力が終了した場合には（終了）、クロッ
ク遅延量の制御も終了する。このときの最終的なりロッ
ク遅延量を例えば不揮発性メモリに書き込めば、次回の
初期値設定（ステップ■）に利用することができる。

以上説明した実施例では、一部のデータをサンプリング
して演算処理回路１２で演算したので、ディジタルＶＴ
Ｒのように記録データレートが高い場合でも、低速で処
理が可能であり、例えば汎用のシグナルプロセッサ１個
を用いて演算処理が可能となるという利点がある＝ 〔発明の効果〕 このように本発明は、入力信号のサンプリング点をコン
トロールするので、常に位相余裕が最大の状態を保つこ
とができる。従って、例えばディジタルＶＴＲに本発明
を使用すると、その高速再生モードやスローモーション
再生モードにおいて良好な誤り率を（尋ることができ、
また温度変化等においても機器の安定動作を確保するこ
とができる。

【図面の簡単な説明】

第１図〜第５図は本発明の一実施例を説明するためのも
ので、このうち第１図はディジタル信号検出回路のブロ
ック図、第２図はこのディジタル信号検出回路をディジ
タルＶＴＲの信号再生回路に適用した場合の回路構成の
一部を示すブロック図、第３図はメモリ１７に書き込ま
れるデータのマツプを示した説明図、第４図は入力信号
の構成を示す信号構成図、第５図は演算処理回路の動作
を示す流れ図、第６図は従来のディジタル信号検出回路
をブロック図、第７図は入力信号をクロブク周期ごとに
重ね合わせて作ったアイパターンの一例を示す特性図で
ある。 １ｏ・・・・・・入力信号、３・・・・・・クロック抽
出回路、１１・・・・・・位相コントロール回路、１２
・・・・・・演算処理回路、 １３・・・・・・位相コントロール信号、１５・・・・
・・Ａ／Ｄ変換器、 １６・・・・・・データ、１７・・・・・・メモリ、１
８・・・・・・ディジタル検出信号。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

1. 【特許請求の範囲】 １、所定の記録媒体にディジタル記録された信号波形を
   再生ヘッドや等化器等を用いて再生し、この再生された
   信号をディジタル記録時と同一のクロックとして再現さ
   れたクロックを用いてサンプリングし、これによって記
   録時のディジタル信号の検出を行う装置において、前記
   等化器による波形等化後の信号を入力信号としてディジ
   タル記録時のクロックを抽出するクロック抽出回路と、
   前記入力信号の信号レベルを複数ビットのデータに変換
   するアナログ・ディジタル変換器と、前記複数ビットの
   データを一時的に蓄積するメモリと、このメモリに蓄積
   されたデータを処理し所望のクロック遅延量を演算する
   クロック遅延量演算手段と、前記クロック抽出回路によ
   って抽出されたクロックをクロック遅延量演算手段によ
   って演算されたクロック遅延量だけ遅延させて前記アナ
   ログ・ディジタル変換器に供給し入力信号の変換のタイ
   ミングを設定する位相コントロール回路とを具備し、前
   記アナログ・ディジタル変換器の出力する複数ビットの
   データのうち最上位のビットを検出されたディジタル信
   号とすることを特徴とするディジタル信号検出回路。 ２、クロック遅延量演算手段は、データのバラツキの量
   を最小にするようなクロック遅延量を順次演算すること
   を特徴とする特許請求の範囲第１項記載のディジタル信
   号検出回路。