JPS63117457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63117457A JPS63117457A JP61264272A JP26427286A JPS63117457A JP S63117457 A JPS63117457 A JP S63117457A JP 61264272 A JP61264272 A JP 61264272A JP 26427286 A JP26427286 A JP 26427286A JP S63117457 A JPS63117457 A JP S63117457A
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- Japan
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- bipolar transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にシリコンゲ
ート Ｍ ＯＳ型電界効果トランジスタとバイポーラト
ランジスタを同一基板上に形成した集積回路装置の製造
方法に関する。
ート Ｍ ＯＳ型電界効果トランジスタとバイポーラト
ランジスタを同一基板上に形成した集積回路装置の製造
方法に関する。
バイポーラトランジスタと相補型電界効果トランジスタ
（以下ＣＭＯＳ）ランジスタと記す）を同一基板上に形
成した集積回路（以下Ｂ ｉ −ＣＭｏｓ ｒｃと記
す）は、ＣＭ ＯＳ １−ランジスタの低消費電力動作
と、バイポーラトランジスタの高速動作、高駆動能力を
同時に実現出来ることから、近年多くの試みが報告され
ている。
（以下ＣＭＯＳ）ランジスタと記す）を同一基板上に形
成した集積回路（以下Ｂ ｉ −ＣＭｏｓ ｒｃと記
す）は、ＣＭ ＯＳ １−ランジスタの低消費電力動作
と、バイポーラトランジスタの高速動作、高駆動能力を
同時に実現出来ることから、近年多くの試みが報告され
ている。
従来報告されているＢｉ−ＣＭＯＳＩＣ製造プロセスの
一例により形成したＢ ｉ−ＣＭＯＳ素子の断面図を第
３図に示す。第３図を参照して製造工程を順に追って説
明すると、Ｐ型基板ＩにＮ１型埋込領域２．Ｐ＋型埋込
領域３を形成し、次いでＮ型エピタキシャル層４を成長
し、ＮｃｈＭＯ５ＦＦＴ形成領域と、バイポーラ絶縁分
離領域にＰ壁領域５を、ＰｃｈＭＯＳＦＦＴ形成領域に
Ｎ型ウェル領域６を形成し、素子分離酸化膜８を形成す
る。次に、ゲート酸化膜を形成後、ゲート多結晶シリコ
ン層９．バイポーラベース領域１０を形成し、バイポー
ラトランジスタのエミッタ拡散窓を開口後、第２の多結
晶シリコン層１３をエミッタ拡散窓を覆う様に形成する
。ＮｃｈＭＯＳＦＥＴのソース・ドレイン領域とバイポ
ーラトランジスタのエミッタ領域１５を同時に形成し、
ＰｃｈＭＯＳＦＥＴのソース・ドレイン領域とバイポー
ラトランジスタのベースコンタクト領域１７を形成する
。
一例により形成したＢ ｉ−ＣＭＯＳ素子の断面図を第
３図に示す。第３図を参照して製造工程を順に追って説
明すると、Ｐ型基板ＩにＮ１型埋込領域２．Ｐ＋型埋込
領域３を形成し、次いでＮ型エピタキシャル層４を成長
し、ＮｃｈＭＯ５ＦＦＴ形成領域と、バイポーラ絶縁分
離領域にＰ壁領域５を、ＰｃｈＭＯＳＦＦＴ形成領域に
Ｎ型ウェル領域６を形成し、素子分離酸化膜８を形成す
る。次に、ゲート酸化膜を形成後、ゲート多結晶シリコ
ン層９．バイポーラベース領域１０を形成し、バイポー
ラトランジスタのエミッタ拡散窓を開口後、第２の多結
晶シリコン層１３をエミッタ拡散窓を覆う様に形成する
。ＮｃｈＭＯＳＦＥＴのソース・ドレイン領域とバイポ
ーラトランジスタのエミッタ領域１５を同時に形成し、
ＰｃｈＭＯＳＦＥＴのソース・ドレイン領域とバイポー
ラトランジスタのベースコンタクト領域１７を形成する
。
以上、最近の高速化に対応したＢ １−ＣＭＯＳプロセ
スの一例を示したが、このプロセスによれば、バイポー
ラトランジスタの高速化のため、エミッタ拡散窓上に第
２の多結晶シリコン層を形成することにより、電極配線
を引き出す時に開口するコンタクトどのマスク合わせズ
レを見込む必要がなく、エミッタ領域を小さく出来、又
、バイポーラトランジスタのエミッタとＮｃｈＭＯＳＦ
ＥＴのソース・ドレイン領域、バイポーラトランジスタ
のベースコンタクト領域とＰｃｈＭＯＳＦＥＴのソース
・ドレイン領域を同時に形成することから５工程が簡略
化されるという利点がある。しかし、エミッタ拡散窓を
覆う様に形成した第２の多結晶シリコン層とベース領域
との間には、ゲート酸化膜かそれと同程度の厚さの酸化
膜しかないため、エミッタとベース間の容量を必要以上
に増やしている。又、バイポーラトランジスタの高速化
及びＣＭ ＯＳ Ｆ Ｅ ’ｒ’の微細化に伴い、拡散
層深さが浅くなる傾向にあるが、従来のプロセスでは、
エミッタ押込（ｈ ＰＥコントロール）とＮｃｈＭＯＳ
ＦＥＴのソース・ドレイン形成を同時に行っておりバイ
ポーラトランジスタ高速化のなめエミッタ押込時間を短
くすると、ＮｃｈＭＯＳＦＥＴのソース・ドレイン領域
も浅くなり、ホットエレクトロン等の問題が生じ、微細
化には対応出来ない等の欠点がある。
スの一例を示したが、このプロセスによれば、バイポー
ラトランジスタの高速化のため、エミッタ拡散窓上に第
２の多結晶シリコン層を形成することにより、電極配線
を引き出す時に開口するコンタクトどのマスク合わせズ
レを見込む必要がなく、エミッタ領域を小さく出来、又
、バイポーラトランジスタのエミッタとＮｃｈＭＯＳＦ
ＥＴのソース・ドレイン領域、バイポーラトランジスタ
のベースコンタクト領域とＰｃｈＭＯＳＦＥＴのソース
・ドレイン領域を同時に形成することから５工程が簡略
化されるという利点がある。しかし、エミッタ拡散窓を
覆う様に形成した第２の多結晶シリコン層とベース領域
との間には、ゲート酸化膜かそれと同程度の厚さの酸化
膜しかないため、エミッタとベース間の容量を必要以上
に増やしている。又、バイポーラトランジスタの高速化
及びＣＭ ＯＳ Ｆ Ｅ ’ｒ’の微細化に伴い、拡散
層深さが浅くなる傾向にあるが、従来のプロセスでは、
エミッタ押込（ｈ ＰＥコントロール）とＮｃｈＭＯＳ
ＦＥＴのソース・ドレイン形成を同時に行っておりバイ
ポーラトランジスタ高速化のなめエミッタ押込時間を短
くすると、ＮｃｈＭＯＳＦＥＴのソース・ドレイン領域
も浅くなり、ホットエレクトロン等の問題が生じ、微細
化には対応出来ない等の欠点がある。
以上述べて来たように、従来法によるＢ１−ＣＭＯＳプ
ロセスは、高速化の為、第２の多結晶シリコン層を用い
、エミッタ領域を小さく出来るが、この第２の多結晶シ
リコン層とベース領域との間には薄い酸化膜しかないた
めエミッタ、ベース間容量を必要以上に増加させており
、微細なエミッタ、ベース間容量を必要以上に増加させ
ており、微細なエミッタ領域にもかかわらず、十分な高
速化が得られない。又、バイポーラトランジスタのエミ
ッタ領域と、ＮｃｈＭＯＳＦＥＴのソース・ドレイン領
域とを同時に形成しているため、バイポーラトランジス
タの高速化のためエミッタを浅く形成しようとするとＮ
ｃｈＭＯＳＦＥＴのソース・ドレイン領域も浅くなりホ
ットエレクトロン等の問題が生じ、微細化には対応出来
ないなどの欠点がある。
ロセスは、高速化の為、第２の多結晶シリコン層を用い
、エミッタ領域を小さく出来るが、この第２の多結晶シ
リコン層とベース領域との間には薄い酸化膜しかないた
めエミッタ、ベース間容量を必要以上に増加させており
、微細なエミッタ、ベース間容量を必要以上に増加させ
ており、微細なエミッタ領域にもかかわらず、十分な高
速化が得られない。又、バイポーラトランジスタのエミ
ッタ領域と、ＮｃｈＭＯＳＦＥＴのソース・ドレイン領
域とを同時に形成しているため、バイポーラトランジス
タの高速化のためエミッタを浅く形成しようとするとＮ
ｃｈＭＯＳＦＥＴのソース・ドレイン領域も浅くなりホ
ットエレクトロン等の問題が生じ、微細化には対応出来
ないなどの欠点がある。
本発明の目的は、前述した様なバイポーラトランジスタ
の特性劣化を伴うことなく、ＭＯＳＦＥＴの微細化も可
能なり ｉ−ＣＭＯＳＩ Ｃの製造可能な半導体装置の
製造方法を提供することにある。
の特性劣化を伴うことなく、ＭＯＳＦＥＴの微細化も可
能なり ｉ−ＣＭＯＳＩ Ｃの製造可能な半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、一つの半導体基板に
シリコンゲートＭＯ８型電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置の製造方法に於て
、シリコンゲート Ｍ ＯＳ型電界効果トランジスタの
ゲート多結晶シリコン層を形成する工程と、Ｎ型ソース
・ドレイン領域を形成する工程と、前記半導体基板全面
に所定の厚さを有するシリコン酸化膜を形成する工程と
、バイポーラトランジスタのエミッタ拡散層を開口する
工程と、ゲート多結晶シリコン層よりも薄い第２の多結
晶シリコン層を前記バイポーラトランジスタのエミッタ
拡散窓を覆う様に形成すると同時に前記シリコン酸化膜
を異方性ドライエッチングにより所定の部分を除去する
工程と、エミッタ及びＮ＋ソース・ドレイン領域を形成
する工程と、バイポーラトランジスタのベースコンタク
ト領域とＰ＋ソース・ドレイン領域を形成する工程とを
含んで構成される。
シリコンゲートＭＯ８型電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置の製造方法に於て
、シリコンゲート Ｍ ＯＳ型電界効果トランジスタの
ゲート多結晶シリコン層を形成する工程と、Ｎ型ソース
・ドレイン領域を形成する工程と、前記半導体基板全面
に所定の厚さを有するシリコン酸化膜を形成する工程と
、バイポーラトランジスタのエミッタ拡散層を開口する
工程と、ゲート多結晶シリコン層よりも薄い第２の多結
晶シリコン層を前記バイポーラトランジスタのエミッタ
拡散窓を覆う様に形成すると同時に前記シリコン酸化膜
を異方性ドライエッチングにより所定の部分を除去する
工程と、エミッタ及びＮ＋ソース・ドレイン領域を形成
する工程と、バイポーラトランジスタのベースコンタク
ト領域とＰ＋ソース・ドレイン領域を形成する工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｄ）は本発明の一実施例を説明する
ために工程順に示した半導体素子の断面図である。
。第１図（ａ）〜（ｄ）は本発明の一実施例を説明する
ために工程順に示した半導体素子の断面図である。
先ず、第１図（ａ）に示す様に、Ｐ型基板１にＮ＋型埋
込層２．Ｐ＋型埋込層３を形成し、Ｎ型エピタキシャル
層４を成長させる。ＮＭＯＳＦＥＴ形成領域とバイポー
ラ絶縁分離領域にＰ型ウェル領域５を形成し、ＰＭＯＳ
ＦＥＴ形成領域にＮ型ウェル領域６を形成する。次に、
バイポーラトランジスタのコレクタ部にＮ＋領域７を形
成し、選択的に分離酸化膜８を形成し、ＭＯＳＦＥＴの
ゲート多結晶シリコン９．バイポーラトランジスタのベ
ース領域１０を形成する。
込層２．Ｐ＋型埋込層３を形成し、Ｎ型エピタキシャル
層４を成長させる。ＮＭＯＳＦＥＴ形成領域とバイポー
ラ絶縁分離領域にＰ型ウェル領域５を形成し、ＰＭＯＳ
ＦＥＴ形成領域にＮ型ウェル領域６を形成する。次に、
バイポーラトランジスタのコレクタ部にＮ＋領域７を形
成し、選択的に分離酸化膜８を形成し、ＭＯＳＦＥＴの
ゲート多結晶シリコン９．バイポーラトランジスタのベ
ース領域１０を形成する。
次に、第１図（ｂ）に示す様にＮＭＯ９ＦＥＴのｎ型ソ
ースドレイン領域１２を形成し、例えばＣＶＤ法により
シリコン酸化膜層１９を形成する。
ースドレイン領域１２を形成し、例えばＣＶＤ法により
シリコン酸化膜層１９を形成する。
次に、第１図（ｃ）に示す様にバイポーラトランジスタ
のエミッタ拡散窓１１を開口し、第２の多結晶シリコン
層１３をエミッタ拡散窓を覆う様に形成するが、この時
、最小寸法２μｍのプロセスを用いた場合、配線を引き
出す時のコンタクト開口時のマスク合わせズレ２μｍを
見込む必要があり、第２の多結晶シリコン層の幅は、６
μｍ以上必要となる。従来法によるとこの第２の多結晶
シリコン層とベース領域との間には薄い酸化ｒＩＩ！４
（５００人程成長しかないため、エミッタ、ベース間の
容量は接合容量以外に、ＭＯＳ型容量が付加されること
になる。今、例えばシリコン酸化膜を２５００人程度成
長させるとエミッタ、ベース間の酸化膜厚は３０００人
となり、ＭＯＳ型容量は１７６に低減される。次に、第
２の多結晶シリコン層形成後異方性ドライエツチングに
よりシリコン酸化膜層１９をエツチング除去するが、こ
の時、ゲート多結晶シリコン層側面にも酸化膜層１８が
残ることになる。次に、ＮＭＯＳＦＥＴのＮ＋型ソース
・ドレイン領域１４とバイポーラトランジスタのエミッ
タ領域１５を同時に形成する。
のエミッタ拡散窓１１を開口し、第２の多結晶シリコン
層１３をエミッタ拡散窓を覆う様に形成するが、この時
、最小寸法２μｍのプロセスを用いた場合、配線を引き
出す時のコンタクト開口時のマスク合わせズレ２μｍを
見込む必要があり、第２の多結晶シリコン層の幅は、６
μｍ以上必要となる。従来法によるとこの第２の多結晶
シリコン層とベース領域との間には薄い酸化ｒＩＩ！４
（５００人程成長しかないため、エミッタ、ベース間の
容量は接合容量以外に、ＭＯＳ型容量が付加されること
になる。今、例えばシリコン酸化膜を２５００人程度成
長させるとエミッタ、ベース間の酸化膜厚は３０００人
となり、ＭＯＳ型容量は１７６に低減される。次に、第
２の多結晶シリコン層形成後異方性ドライエツチングに
よりシリコン酸化膜層１９をエツチング除去するが、こ
の時、ゲート多結晶シリコン層側面にも酸化膜層１８が
残ることになる。次に、ＮＭＯＳＦＥＴのＮ＋型ソース
・ドレイン領域１４とバイポーラトランジスタのエミッ
タ領域１５を同時に形成する。
次に、第１図（ｄ）に示す様にＰＭＯＳＦＥＴのソース
・ドレイン領域１６とバイポーラトランジスタのベース
コンタクト領域１７を同時に形成する。
・ドレイン領域１６とバイポーラトランジスタのベース
コンタクト領域１７を同時に形成する。
第２図は本発明の第２の実施例により形成された半導体
素子の断面図である。第２の実施例は第１の実施例に加
え、それぞれの拡散層及び多結晶シリコン上を高融点金
属化した時の例である。
素子の断面図である。第２の実施例は第１の実施例に加
え、それぞれの拡散層及び多結晶シリコン上を高融点金
属化した時の例である。
この実施例では、第２の多結晶シリコン層とベース領域
との間に酸化膜領域を追加したことにより、自己整合的
にシリサイド化した際、エミッタとベースがショートす
る様な不具合は発生しなくなる。又、ゲート多結晶シリ
コン層側面にも酸化膜層が形成されるため、ゲート多結
晶シリコン層とソース・ドレイン領域のシリサイド化が
自己整合的に出来るという利点がある。
との間に酸化膜領域を追加したことにより、自己整合的
にシリサイド化した際、エミッタとベースがショートす
る様な不具合は発生しなくなる。又、ゲート多結晶シリ
コン層側面にも酸化膜層が形成されるため、ゲート多結
晶シリコン層とソース・ドレイン領域のシリサイド化が
自己整合的に出来るという利点がある。
以上説明したように本発明は、ゲート多結晶シリコン層
を形成後、シリコン酸化膜層を形成することにより、エ
ミッタ、ベース間容量の低減が出来、バイポーラトラン
ジスタの高速化が可能であり、ＭＯＳＦＥＴに対しても
形状がＬＤＤ横遣になり微細化に対応出来るという効果
がある。
を形成後、シリコン酸化膜層を形成することにより、エ
ミッタ、ベース間容量の低減が出来、バイポーラトラン
ジスタの高速化が可能であり、ＭＯＳＦＥＴに対しても
形状がＬＤＤ横遣になり微細化に対応出来るという効果
がある。
又、エミッタ、ベース間の酸化膜が従来より十分に厚く
出来、ゲート多結晶シリコン層側面に酸化膜層があるた
め、自己整合的に拡散層及び多結晶シリコン層表面を高
融点金属シリサイド化することが可能であり、これによ
り、バイポーラ、ＣＭＯＳ共に高速化が可能となるとい
う利点もあある。
出来、ゲート多結晶シリコン層側面に酸化膜層があるた
め、自己整合的に拡散層及び多結晶シリコン層表面を高
融点金属シリサイド化することが可能であり、これによ
り、バイポーラ、ＣＭＯＳ共に高速化が可能となるとい
う利点もあある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図。 第２図は他の実施例を説明するための半導体装置の断面
図、第３図は従来技術を説明するための半導体素子の断
面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋埋込領域、３・
・・Ｐ＋型埋込領域、４・・・Ｎ型エビ領域、５・・・
Ｐ型ウェル領域、６・・・Ｎ型ウェル領域、７・・・Ｎ
＋型コレクタ領域、８・・・分離酸化膜、９・・・ゲー
ト多結晶シリコン、１０・・・Ｐ型ベース領域、１１・
・・エミッタ拡散窓、１２・・・Ｎ型ソース・ドレイン
領域、１３・・・第２多結晶シリコン層、１４・・・Ｎ
＋型ソース・ドレン領域、１５・・・エミッタ領域、１
６・・・Ｐ＋型ソース・ドレイン領域、１７・・・ベー
スコンタクト領域、１８・・・側面酸化膜領域、１９・
・・シリコン酸化改暦、２０・・・高融点シリサイド層
。 牛１ ■
めに工程順に示した半導体素子の断面図。 第２図は他の実施例を説明するための半導体装置の断面
図、第３図は従来技術を説明するための半導体素子の断
面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ＋埋込領域、３・
・・Ｐ＋型埋込領域、４・・・Ｎ型エビ領域、５・・・
Ｐ型ウェル領域、６・・・Ｎ型ウェル領域、７・・・Ｎ
＋型コレクタ領域、８・・・分離酸化膜、９・・・ゲー
ト多結晶シリコン、１０・・・Ｐ型ベース領域、１１・
・・エミッタ拡散窓、１２・・・Ｎ型ソース・ドレイン
領域、１３・・・第２多結晶シリコン層、１４・・・Ｎ
＋型ソース・ドレン領域、１５・・・エミッタ領域、１
６・・・Ｐ＋型ソース・ドレイン領域、１７・・・ベー
スコンタクト領域、１８・・・側面酸化膜領域、１９・
・・シリコン酸化改暦、２０・・・高融点シリサイド層
。 牛１ ■
Claims (1)
- 一つの半導体基板にシリコンゲートＭＯＳ型電界効果
トランジスタとバイポーラトランジスタとを含む半導体
装置の製造方法に於て、シリコンゲートＭＯＳ型電界効
果トランジスタのゲート多結晶シリコン層を形成する工
程と、Ｎ型ソース・ドレイン領域を形成する工程と、前
記半導体基板全面に所定の厚さを有するシリコン酸化膜
を形成する工程と、バイポーラトランジスタのエミッタ
拡散窓を開口する工程と、ゲート多結晶シリコン層より
も薄い第２の多結晶シリコン層を前記バイポーラトラン
ジスタのエミッタ拡散層を覆う様に形成すると同時に前
記シリコン酸化膜を異方性ドライエッチングにより所定
の部分を除去する工程と、エミッタ及びＮ＾＋ソース・
ドレイン領域を形成する工程と、バイポーラトランジス
タのベースコンタクト領域とＰ＾＋ソース・ドレイン領
域を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264272A JPH0638472B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264272A JPH0638472B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117457A true JPS63117457A (ja) | 1988-05-21 |
| JPH0638472B2 JPH0638472B2 (ja) | 1994-05-18 |
Family
ID=17400862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264272A Expired - Fee Related JPH0638472B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638472B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH0461234A (ja) * | 1990-06-28 | 1992-02-27 | Nec Corp | 半導体集積回路の製造方法 |
-
1986
- 1986-11-05 JP JP61264272A patent/JPH0638472B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH0461234A (ja) * | 1990-06-28 | 1992-02-27 | Nec Corp | 半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638472B2 (ja) | 1994-05-18 |
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