JPH0461234A

JPH0461234A - 半導体集積回路の製造方法

Info

Publication number: JPH0461234A
Application number: JP2172309A
Authority: JP
Inventors: Kazuhiro Okabe; 一弘岡部; Isami Sakai; 勲美酒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-28
Filing date: 1990-06-28
Publication date: 1992-02-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業」−二の利用分野］本発明こ４、半導体装置の製造方法４．Ｔ関し・、詳し
、・くはバ、イボーラ集積回路及Ｕ相袖型へ４０５Ｆト
：ＴＫ積回路とが−・体に集積された１３１Ｃき・１０
Ｓ集積回路の製造方法に関する。

［もＹ来の技術コ従来のＢｉＣへ・１０Ｓ集積回路の製造方法こン：）い
で第：：ｌｉ図を＃照し・で説明づる。１１）型シリ二
コン基板３０１　ＣＴ−ｒｈ　”埋込、１０３０２．［
ビ型埋込１層：３０３を壬ｔ′］−ｆね形成シト、その
Ｌ　４こ１１型上ビタギシャル層３０４をＮさ１．０Ｘ
１ｍ稈成長する。次ここ第３図（ａ）の素子断面図に示
すよう４１’、　Ｎチャネルへ１０５；トランジスタ部
に１）つごＩ：、　）Ｌ　３０５、ｐ−’７’ヤネルヘ
１０５トランジスタ部ここＮラボ力し３０６を形成し、
ｐ型−チャネルスト・ソバ・−・ｔ３０７、−フィール
ド酸化膜３　（’）　８を［−Ｉニス法こ１“より形成
する。次に、ケート酸化膜３０９を厚さ１５０八成長し
　ニー１１ノクタ電極領域；３１０のゲー用・酸化膜；
３０≦］を除去し・、第：３図（ｂ　）の素ｒ・断面図
ＩにＪ＜ずよ・うに基板表面にポリシリコン３１１を土
１イ乎ｉする。ン欠（、：りン′を拡散し・、写真蝕刻
法によりケート電極３１２と二目、。

クタ電極２３１３を形１戊し八　リンを１〜．１０１０
Ｘ１０１３“２程イオン注入して、比較的濃度の低いＹ
ｌ型拡散層３１４と、ホＩ−’ＵシをｌＸｌ０”’〜１
０×１０１３１罰−２程イオン注入して、比較的濃度の
低い１つ型拡散層；３１５と、ボロンを１−１０Ｘ　１
０１３ｔＦｍ２稈−イオン汀入してベース拡散層３］６
を形成し７、第；３図（ｃ）の素子断面図ζこ示プよう
に酸化膜３１７を厚ざ３０００八はと形成Ｊる。

次ここ第７３図（（Ｊ）の素子断面図に示すよう（こ、
写真蝕刻法ζこより、エミッタ拡散層領域１−４近をＬ
・シスト゛Ｃ保護し・つつ、リアクディフイオンエツチ
ここ１上り酸化１１！３１７を、丁、ツチハ′ツクし、
、ケー！・電極３］２の側壁（こサイドウオール３１Ｂ
を形成する。次に第３図（ｅ）の素子断面図に示夛−よ
う（ζ基板表面全体Ｃ，ニチタン：３１９を厚さ２０　
ＯＯ人稈堆積する。次に例えば６５０°Ｃの温度て熱処
理す゛るど、ｒｌ型拡散層３１・１及びＩ〕型抵拡散層
３３１５びゲート電極３１２及びコレクタ電極３１　；
３尺ひペース電極取り出し領域；３２０が選択的にチタ
ンシリサイＦ’　３２１が形成され、次に例え：Ｊアン
モニアと過酸化水素水の混合液等に浸づと、シワ１ノイ
ド化されずに残っているチタン３１９のみが選択的に除
去され、第３図（ｆ）の素子断面図（ご示ずよう；こな
る。

次にｐチャネルＭＯ５）ランジスタ部及びベース電極取
り出し・領域３２０にボ１１ンを３Ｘ１０１５［Ｊｌ　
−２程イオン注入して■ゾ型拡散層３２１、及びｐ゛型
グラフトノ＼−ス３２２を形成し、Ｎチャネル間Ｏ５）
ランジスタ部：こヒ素を１〜１０　Ｘ　１０１５ｃｍ２
稈、イオン注入シ、２・て、ｎ＋型抵拡散層３２３を形
成し、イ・鈍物活性化のためここ例えば９００℃゛Ｃ２
０分の熱処理な℃、・、第３図（ｇ）の素子断面図にｊ
くすよう；Ｊ絶縁膜：３２４を形成する。

次ζこハイＪ’Ｃ−ラトランシスタの１６ミツタ電極領
域：（２５の酸化膜３２４を取り除き開「Ｊを設け、第
；３図（１１）の素子断面図に示すように、基板表向に
ポリシリコン３２６を堆積しヒ素をイオン注入する。次
ζこ不純物拡散のために例えは９００　’Ｃで６０分熱
処理し、第：３図（１）の素子断面図ζこ示ずように、
不要な領域のポリシリ：ｌン３２４を取り除いてエミッ
タ電極３２７を形成する。次に基板表面にボロンリンカ
ラス３２８を堆積し・、リフ１１１１１−のために例え
は９００’Ｃて１０分の熱処理をし、第３図（、Ｊ）の
素子断面図ζご示すように配線３２９を形成するもので
あった。

［発明が解決しようとする課題］上述したＢｉＣＭＯ５集積回路を形成する従来技術では
、相補型ＭＯ５ＦＥＴの拡散層領域をチタンシリサイド
化するためには、パイボーラトランジスタのエミッタ領
域にチタンシリ４ノイドを形成しないように第３図（Ｃ
）に示した絶縁膜３０７を、バイポーラトランジスタの
エミッタ領域に選択的に残すためのフォＩ・リソグラフ
ィ工程が必要となり、製造工程が増加する欠点がある。

また、従来技術ではチタンシリサイド化後の工程で、例
えばＭＯＳ部の拡散層領域の押し込みのための高温熱処
理工程や例えばバイポーラトランジスタのエミッタ電極
の押し込みの高温熱処理工程や、例えは層間絶縁間のり
フローのための高温熱処理工程など、数度にわたる高温
熱処理の工程が必要であるため、チタンシリサイド化さ
れた部分の比抵抗が第４図に示すようにチタンシリサイ
ド形成直後には２Ω／口であるか、最終プロセス後は５
〜１０Ω／口に増加し、回路の動作スピードを低下させ
る欠点がある。

［課題を解決するための手段］本発明の半導体集積回路の製造方法は、第１導電型の単
結晶ケイ素基板上に相補型ＭＯ５電界効Ｗトラ〉ジスタ
反びバイポーラトランジスタを形成した半導体集積回路
の製造方法において、前記彫結晶ケイ素基板に形成され
た第２導電型のバイポーラトランジスタ形成領域にコレ
クタ電極を形成する］１程と、萌記年結晶ゲイ素基板ｌ
にケート酸化膜を介して相補型ＭＯ９電界効果ｊ・ラン
シスタのゲート電極を形成する工程と、１１う記バ、イ
ボーラトランシスタ形成領域内に第１４？ａ型の・＼−
ス拡散層を形成するＪ−程と、前記彫結晶すイ素基板に
相補型Ｍ　ＯＳ　＠界効果ｌ・ランシスタのソース拡散
層領域及びトレイン拡散層領域を形成するＴ、程と、前
記単結晶ケイ素基板表面に絶縁膜を形成する工程と、前
記バイポーラトランジスタ形成領域のエミッタ領域の前
記絶縁膜を除去し／て開孔を形成する工程と、前記絶縁
膜」゛、及び開孔内に多結晶ケイ素を堆積する工程と、
前記多結晶ケイ素に第２導電型の不純物を注入し７で熱
処理を施ず工程と、前記多結晶ケイ素を選択的に除去し
てバイポーラトランジスタのエミッタ電極を形成する工
程と、前記絶縁膜を除去して相補型ＭＯ９Ｏ９電界効果
トランジスタース拡散層領域及びトしイン拡散層領域を
露出させる工程と、前記絶縁膜を除去した単結晶ケイ素
基板にチタンを堆積させる工程と、前記単結晶ケイ素基
板に熱処理を施して少なくとも相補型ＭＯ８電界効果ト
ランジスタのソース拡散層領域及びトレイン拡散層領域
上にチタンのケイ化物層を形成する工程と、前記ケイ化
されないチタンを除去する工程とを含むことを特徴とす
る。

また、上記発明において、異方性エツチングにより絶縁
膜を除去して相補型ＭＯ５電界効果トランジスタのソー
ス拡散層領域及びトレイン拡散層領域を露出させると共
に、相補型ＭＯ３電界効果トランジスタのゲート電極の
側部に当該絶縁膜を残存させてサイドウオールを形成す
ることを特徴とする。

また、上記発明においで、相補型ＭＯ３電界効果トラン
ジスタのゲート電極を上層がタングステンのケイ化物と
した多層構造に形成することを特徴とする。

［実施例コ以下本発明を第１図に示す一実施例に従すて詳細に説明
する。

ｐ型シリコン基板１０１にｎ゛埋込Ｊ＠　１０２、ｐ＋
型埋込層１０３をそれぞれ形成し、その」−に［１型工
ビタギシヤル層１０４を厚さ１．０μｍ程度成長する。

次に第１図（ａ）の素子断面図に示すようにＮチャネル
ＭＯＳ）ランジスタ部にｐウェル１０５、ｐチャネルＭ
Ｏ５Ｉ−ランジスタ部にＮウェル１０６を形成し、ｐ型
チャネルストッパー１０７、フィールド酸化膜１０８を
ロコス法ごこより形成する。次にゲート酸化膜１０９を
厚さ１５０Ａ成長し、コレクタ電極領域１１０のゲート
酸化膜１０９を除去し第１図（し））の素子断面図にン
Ｊりずように基板表面にポリシリコン１１１を堆積する
。

次にリンを拡散し、写真食刻法により、ケート電極１１
２とコレクタ電極１１３を形成し、リンを１〜１０　Ｘ
　１０””ＣＴＩ＋−２程イオン注入して、比較的濃度
の低いｒｌ型拡散層１１４と、ホロンを１〜１０×１０
Ｉ３０ＩＴｌ−２程イオン注入して、比較的濃度の低い
■）型拡散Ｊｒ！１１５と、ボロンを１〜１０１３ｃｍ
２稈、イオン注入してベース拡散層１１６を形成し、第
１図（ｃ）の素子断面図に示すように酸化膜ＩＩ７を厚
さ２０　ｏ　ＯＡはど形成する。次にフォトリソクラフ
ィによりＪ、ミッタ拡散層領域１１８の１膜１１７をエ
ツチングをして開孔な設け、第１図（（」）の素子断面
図に示すように基板全面にポリシリコン１］９を堆（責
する。ン欠にヒ素をイオン注入シへ　次に例えば９００
℃で６０分の商温の熱処理をし７て第１１♀Ｉ（ｅ）の
素子断面図に示すように不要な領域のみポリシリコン１
１９をエツチングで除去しトエミツタ電極１２０を形成
する。

次に酸化膜１１７をＭＯＳＦＥＴの拡散層領域１１４．
１１５の基板表面が露出するまて異方ヤ↓工・ンチンク
すると、第１図（ｆ）の素子断面図に示すように、へ４
０ＳＦＥＴのケート電極１１２（７）側壁（こサイＩ・
ウオール１２１と呼はれる酸化膜の壁が形成され、この
時同時にバイポーラ部のＪ、ミッタ１〃、散層領域１１
８はエミッタ電極１２０て覆われ酸化膜１１７（１）Ｉ
ミッタ電極１２０て覆われた部分はダヘリＪ、ミッタ電
極１２０とシｊ）　：ｌン基板は酸化膜１１７て電気的
に分離される。

次に第１図（ｇ）の素子断面図コＪ゛示ずよ・）に基板
全面に例えはチタン１２２を厚さ１００　□へ程度堆積
する。次に例えは６００°（ニーＱイζ活性ガス中で熱
処理すると、基板表面が露出しパＣいたＭＯＳＦＥＴの
拡散層１．１４，１１５ヘース電枠取り出し・領域１２
３及びポリシリコン１１ぎ］が露出しノ（−いたバイポ
ーラトランジスタの］ミッタ電極１２０、コレクタ電極
１１３．ＭＯＳＦＥＴのケート主枠１１２上のみか選択
的に反応しノて゛、チタンシリサイド１２４か形成され
る。

次に、例えはアンモニアと過酸化水素水の混合法等に浸
すと、シリサイド化されずに残−）ているチタン１２２
のみが選択的に除去され第１図（ｌ′ｌ）の素子断面図
に示すようになる。

次ζご■〕チャネルＭＯ５）ランジスタＦｉＢ及びベー
ス電極取り出し・領域１２３にボロンを３ＸＩＯＩ５ｃ
ｍ−”程イオン注入してｐ゛型抵拡散層１２５及Ｕｐ型
グラフＩ・ベース１２６を形成し、Ｎチャネル間Ｏ５）
ランジスタ部（Ｊヒ素を１〜１０Ｘ　１０Ｉ５ｃｖｎ−
２稈イオン注入して、ｎ゛型抵拡散層１２７形成し１、
更に第１図（１）素子断面図に示ずようにホｌ−１１１
ンリンカラス】２８を形成する。次に例えば９００℃で
１（−１分の熱処理を？ｉ゛−って、バイポーラトラン
ジスタのグラフトベース１２６．ＭＯＳＦＥＴにｌ）ｐ
゛型及び丁）゛型拡散層１２５，１２７にイオン注入し
・た不純物の活性化をし同時にボｌコンリンカラス１２
８のり゛ノローを行う。この際、チタンシリサイｌ’　
１２４形成後の高温熱処理は】０分と従来技術に比へて
大幅に短縮できる。次ζこ従来技術と同様に配線１２９
を形成して第１閃り、））の素ｆ・断面図ここ示ずよう
に本発明のＢｉＣＭＯ３％積回路を得る。

上述の第１の実施例ではＭ２Ｓ部の拡散Ｊ―領領域他に
ゲート電極１−もチタンシリサイド化されるかゲート雷
極士、をチタンシリサイド化しないことも可能である。

例えは、第２図の素子断面図でご示ずようごごゲート電
極１１２を−ｔ、層タングスデンシリサイＩ’　２０１
とＦ層ポリシリコン２０２の二層構造にしておけば、チ
タンを堆積して例えば６００℃で不活性カス中で熱処理
してもタングステンシリサイド２０１とチタンは反応し
ないのでチタンシリサイド化されずＭ２Ｓ部の拡散層の
みチタンシリサイＩＳ化することができる。

一般にケート長０．６μｍ以下のゲート電極をチタンシ
リサイド化した場合、ゲート電極がチタンシリサイド化
されたときに生じるゲート電極へのス）　Ｌ−スが顕著
となりＭＯＳＦＥＴの特性を劣化させるか、本実施例で
はゲート電極をチタンシリサイ）・化し・ないため、Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔの特性を劣化させることがなく微細
なゲート長のＭＯ３Ｉ−ＥＴに有利である。

［発明の効果］以」−説明したように本発明は、バイポーラトランジス
タのエミッタ電極をチタンシリサイド工程時にエミッタ
・ベース拡散層領域がチタンシリサイプ−ジョンされな
いようにするための保護膜とすることにより、従来技術
よりＩＰＲ少なくし、更に４ノイトウメール膜と層間鞄
縁膜な杖用゛ｆる１了とによりＩｌｌ成長工程もイＩ来
技術より少なく　ｌ、、Ｙ相補型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
の拡散層等のチタシル・リザイト化を実現したので、コ
スト低減と歩留まり向上という効果を有する。

さらに従来技術のバイポーラトランジスタのエミッタ押
し込みの熱処理工程をチタンシリ→ノイド形成前（、こ
し・、及び相補型ＭＯ５Ｆト〕′Ｉ′のソース・トレイ
ン拡散層の活性化をりフ［ｊ−と共用し）だので、チタ
ンシリサイド後の高温熱処理工程が１（）分と短くなり
、第４図に示すように比抵抗が２Ω／口と増加せずまた
バラツキも抑えられるので丁（ｉＣＭｏｓ集積回路の高
性能及び高信頼性という効果を有する。

【図面の簡単な説明】

第１図（ａ　）〜（、ｊ）は本発明の一実施例に係る製
造工程を順次示す断面図、第２図は本発明の第２実施例
を説明する断面図、第１３図（ａ）〜（Ｊ）は従来例の
製造工程を順次承り断面図、第４図：、１′ナタンシである。Ｉ　Ｃ）　１　。】０２゜１０；七１０、ｕ。１０５゜１０６゜１０７゜１０８゜１０９゜１１０゜３０１　　・；３０２・３０３　　・３０４　・＋３０５　　・３０〔５・３０７　　・３〔］８　・ａ　Ｏ９・：３１０　・）サイドの比抵抗変化を；）ｅ　’ｌクニＦノ・ｐ型シ
リ５．Ｉン基板、・ｆｆ’ｌ＋型埋込層、・ｐ゛型埋込層、・Ｉｌ型エビタギシャル層、争■〕ウェル、 ’　ｒｉミラエル・ｐ型ザヤネルストツバ〜・フィールｌ−酸化Ｉｌｌ、・ゲート酸化膜、・コレクタ電極領域、１．１　１．　　］、１９゜２Ｏ２，３１１゜：、’、３２６・・・・・・・・ポリシリニーノン、１
１２　３１２・・・・グーｌ−電極、１１３．３１３・
・・・コレクタ電極、】１．・’Ｌ、３１１Ａ・・・・
ｎ−拡散層、１、　Ｉ　Ｊ）　　：、”３１５・・・・
ｒビ拡散層、１１６、：３１６・・・・ベース拡散層、
１１７．３１７．３２Ｑ・・・・酸化膜、１１　Ｂ・・
・・・・・エミッタ拡散層領域、１２ｆｌｌ、３２７・
・・・エミッタ電極、１２１．３１８・・・・サイドウ
オール、１２２．３１９・・・・チタン、１２３．３２０・・・・ベース電極取り出し・領域、１
２４．３２１・・・・チタンシリサイ）・、１２５．３
２１・・・・ｐ４型拡散層、１２６．３２２・・・・ｐ
”型グラフトヘース、１．２７，３２３・・・・工１“
型拡散層、１２８．３２８・・・・ボＬ１ンリンガラス
、１２９．３２９・・・・配線、２０１・・・・・・・・タンクステンシリサ、イト、３
２５・・・・・・・・エミッタ電極領域。特許出願人　　日本電気株式会初

Claims

【特許請求の範囲】

（１）第１導電型の単結晶ケイ素基板上に相補型ＭＯＳ
電界効果トランジスタ及びバイポーラトランジスタを形
成した半導体集積回路の製造方法において、前記単結晶
ケイ素基板に形成された第２導電型のバイポーラトラン
ジスタ形成領域にコレクタ電極を形成する工程と、前記
単結晶ケイ素基板上にゲート酸化膜を介して相補型ＭＯ
Ｓ電界効果トランジスタのゲート電極を形成する工程と
、前記バイポーラトランジスタ形成領域内に第１導電型
のベース拡散層を形成する工程と、前記単結晶ケイ素基
板に相補型ＭＯＳ電界効果トランジスタのソース拡散層
領域及びドレイン拡散層領域を形成する工程と、前記単
結晶ケイ素基板表面に絶縁膜を形成する工程と、前記バ
イポーラトランジスタ形成領域のエミッタ領域の前記絶
縁膜を除去して開孔を形成する工程と、前記絶縁膜上及
び開孔内に多結晶ケイ素を堆積する工程と、前記多結晶
ケイ素に第２導電型の不純物を注入して熱処理を施す工
程と、前記多結晶ケイ素を選択的に除去してバイポーラ
トランジスタのエミッタ電極を形成する工程と、前記絶
縁膜を除去して相補型ＭＯＳ電界効果トランジスタのソ
ース拡散層領域及びドレイン拡散層領域を露出させる工
程と、前記絶縁膜を除去した単結晶ケイ素基板にチタン
を堆積させる工程と、前記単結晶ケイ素基板に熱処理を
施して少なくとも相補型ＭＯＳ電界効果トランジスタの
ソース拡散層領域及びドレイン拡散層領域上にチタンの
ケイ化物層を形成する工程と、前記ケイ化されないチタ
ンを除去する工程とを含むことを特徴とする半導体集積
回路の製造方法。
（２）異方性エッチングにより絶縁膜を除去して相補型
ＭＯＳ電界効果トランジスタのソース拡散層領域及びド
レイン拡散層領域を露出させると共に、相補型ＭＯＳ電
界効果トランジスタのゲート電極の側部に当該絶縁膜を
残存させてサイドウォールを形成することを特徴とする
請求項１に記載の半導体集積回路の製造方法。
（３）相補型ＭＯＳ電界効果トランジスタのゲート電極
を上層がタングステンのケイ化物とした多層構造に形成
することを特徴とする請求項１または請求項２に記載の
半導体集積回路の製造方法。