JPS63240042A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63240042A JPS63240042A JP62074614A JP7461487A JPS63240042A JP S63240042 A JPS63240042 A JP S63240042A JP 62074614 A JP62074614 A JP 62074614A JP 7461487 A JP7461487 A JP 7461487A JP S63240042 A JPS63240042 A JP S63240042A
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- buried
- insulating film
- insulator
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に半導体装置
における絶縁物理込み型素子分離領域の新規な製造方法
に関するものである。
における絶縁物理込み型素子分離領域の新規な製造方法
に関するものである。
従来の技術
従来、半導体装置、特に高密度集積回路における素子間
絶縁分離幅が１．６μｍ〜１．２μｍの絶縁分離領域を
形成するためには、選択酸化法（ＬＯＣＯ８）が使えな
いので第４図の工程断面図に示す様な絶縁物理込み型素
子分離法が用いられていた（例えばＴ６シバタ他 アイ
イーディーエム ダイジェスト オプ テクニカル ペ
ーパーズ（Ｔ、 ８ｈｉｂａｔａｅｔ、 ａｌ、 ＩＥ
ＤＭ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ）。
絶縁分離幅が１．６μｍ〜１．２μｍの絶縁分離領域を
形成するためには、選択酸化法（ＬＯＣＯ８）が使えな
いので第４図の工程断面図に示す様な絶縁物理込み型素
子分離法が用いられていた（例えばＴ６シバタ他 アイ
イーディーエム ダイジェスト オプ テクニカル ペ
ーパーズ（Ｔ、 ８ｈｉｂａｔａｅｔ、 ａｌ、 ＩＥ
ＤＭ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ）。
２７（１９８３））。第４図の工程は、幅が１μｍ以下
の分離領域を有するＭＯ８型集積回路における絶縁物理
込み分離形成工程であって、先ず第４図ａに示す工程ａ
では、半導体基板１に幅の狭い分離溝３と、幅の広い分
離凹部３′が形成されており、この３，３′を被覆して
高温でＣＶＤＳｉＯ２膜（ＨＴＯ膜）４を形成する。次
に広い領域３′上にフォトレジストパターン６を形成し
く工程ｂ）、続いてフォトレジスト膜６を塗布して表面
を平坦化する（工程Ｃ）。ドライエツチング法を用いて
、適当なガスを選び、フォトレジスト５，６、ＨＴＯ膜
４のエツチング速度がほぼ一致する様な条件で６の平坦
な表面から一様にエツチングを続行すると、工程ｄのよ
うにＨＴＯ膜４が分離溝３および凹部３に埋込まれた絶
縁分離領域が完成するのである。
の分離領域を有するＭＯ８型集積回路における絶縁物理
込み分離形成工程であって、先ず第４図ａに示す工程ａ
では、半導体基板１に幅の狭い分離溝３と、幅の広い分
離凹部３′が形成されており、この３，３′を被覆して
高温でＣＶＤＳｉＯ２膜（ＨＴＯ膜）４を形成する。次
に広い領域３′上にフォトレジストパターン６を形成し
く工程ｂ）、続いてフォトレジスト膜６を塗布して表面
を平坦化する（工程Ｃ）。ドライエツチング法を用いて
、適当なガスを選び、フォトレジスト５，６、ＨＴＯ膜
４のエツチング速度がほぼ一致する様な条件で６の平坦
な表面から一様にエツチングを続行すると、工程ｄのよ
うにＨＴＯ膜４が分離溝３および凹部３に埋込まれた絶
縁分離領域が完成するのである。
発明が解決しようとする問題点
第４図工程ｄにおいて、普通ＨＴＯ膜４のドライエツチ
ングは、溝３，３にはさまれた基板１の素子をつくるべ
き表面Ｔ上にＨＴＯ膜を少し残して終了する。これは、
ドライエツチングに用いるガスの衝撃によって基板１の
素子形成領域７に格子欠陥、汚染等が生じないようにす
るためである。
ングは、溝３，３にはさまれた基板１の素子をつくるべ
き表面Ｔ上にＨＴＯ膜を少し残して終了する。これは、
ドライエツチングに用いるガスの衝撃によって基板１の
素子形成領域７に格子欠陥、汚染等が生じないようにす
るためである。
従ってドライエツチング後、素子形成領域７上の薄いＨ
ＴＯ膜４の除去はＨＦ系のウェットエツチングで行う。
ＴＯ膜４の除去はＨＦ系のウェットエツチングで行う。
しかし薄いＨＴＯ膜をウェットエツチングで除去すると
、第２図の断面に示すように狭い溝３に埋込まれたＨＴ
Ｏ膜４の中央部のエツチング速度が非常に速く、深い穴
８が生じるという欠点が見出された。絶縁分離領域が形
成された基板表面には、後に例えばゲート電極、配線用
ポリシリコン膜、高融点金属又はそのシリサイド膜等が
被着されるのであるが、絶縁分離領域上に穴８が生じる
と、この穴にも上記膜が埋込まれ、上記膜を選択的にエ
ツチング除去してゲート電極、配線ノくターンを形成し
た後も穴に埋込まれた膜は除去されずに残る。こうした
残留膜は、場合によってはゲート電極、配線間のショー
トを発生させるため、半導体装置の製造歩留りを著るし
く低下させるものである。第２図に示した様な狭い絶縁
分離領域のＨＴＯ膜４の中央部に、ウェットエツチング
によって穴８の生じる理由は次の様に考えることができ
る。第３図は、半導体基板１に設けられた狭い溝３、お
よび凹部３′に途中まで形成したＨＴ○膜４の被覆状態
を示す断面図であるが、ＨＴＯ膜の被覆性は良好であり
平面上の膜厚と３，３側壁の膜厚はほぼ等しいと考えて
よい。従ってＨＴＯ膜の膜厚が溝３の幅のＨに近づくと
溝３において１（Ｔｏ膜４′の表面は非常に細い凹み９
をつくることになるが、９の様な細い部分にはＨＴＯを
ＣＶＤ法で成長させるための反応ガスが入り難くなり、
凹み９内のＨＴＯ膜の密度が小さくなる。こうして溝３
に埋込まれたＨＴＯの表面をウェットエッチすると中央
部の・エツチング速度が速くなり、第２図の穴８が生じ
ると考えられるのである。
、第２図の断面に示すように狭い溝３に埋込まれたＨＴ
Ｏ膜４の中央部のエツチング速度が非常に速く、深い穴
８が生じるという欠点が見出された。絶縁分離領域が形
成された基板表面には、後に例えばゲート電極、配線用
ポリシリコン膜、高融点金属又はそのシリサイド膜等が
被着されるのであるが、絶縁分離領域上に穴８が生じる
と、この穴にも上記膜が埋込まれ、上記膜を選択的にエ
ツチング除去してゲート電極、配線ノくターンを形成し
た後も穴に埋込まれた膜は除去されずに残る。こうした
残留膜は、場合によってはゲート電極、配線間のショー
トを発生させるため、半導体装置の製造歩留りを著るし
く低下させるものである。第２図に示した様な狭い絶縁
分離領域のＨＴＯ膜４の中央部に、ウェットエツチング
によって穴８の生じる理由は次の様に考えることができ
る。第３図は、半導体基板１に設けられた狭い溝３、お
よび凹部３′に途中まで形成したＨＴ○膜４の被覆状態
を示す断面図であるが、ＨＴＯ膜の被覆性は良好であり
平面上の膜厚と３，３側壁の膜厚はほぼ等しいと考えて
よい。従ってＨＴＯ膜の膜厚が溝３の幅のＨに近づくと
溝３において１（Ｔｏ膜４′の表面は非常に細い凹み９
をつくることになるが、９の様な細い部分にはＨＴＯを
ＣＶＤ法で成長させるための反応ガスが入り難くなり、
凹み９内のＨＴＯ膜の密度が小さくなる。こうして溝３
に埋込まれたＨＴＯの表面をウェットエッチすると中央
部の・エツチング速度が速くなり、第２図の穴８が生じ
ると考えられるのである。
本発明は上記従来の欠点を解決するためになされたもの
であって、埋込んだ絶縁膜表面をウェットエッチしても
穴の生じない絶縁物理込み型分離の製造工程を提供する
ものである。
であって、埋込んだ絶縁膜表面をウェットエッチしても
穴の生じない絶縁物理込み型分離の製造工程を提供する
ものである。
問題点を解決するための手段
すなわち本発明では、半導体基板に形成した絶縁分離溝
に、従来法を用いてＳｉＯ３などの絶縁物を埋込んだ後
、予め少なくとも幅の狭い分離溝に埋込まれた絶縁物上
に、膜質が水平方向に一様な薄い絶縁膜を選択的に被着
、積層してから素子形成領域上に残された薄い絶縁膜を
ウェットエツチングで除去するのである。
に、従来法を用いてＳｉＯ３などの絶縁物を埋込んだ後
、予め少なくとも幅の狭い分離溝に埋込まれた絶縁物上
に、膜質が水平方向に一様な薄い絶縁膜を選択的に被着
、積層してから素子形成領域上に残された薄い絶縁膜を
ウェットエツチングで除去するのである。
作 用
上記のような本発明の手段によれば、狭い分離溝に埋込
まれた絶縁物における中央部付近のウェットエツチング
に対してエツチング速度の大きい部分は、膜質が水平方
向に一様な絶縁膜で被覆されている。従って、素子領域
上に残された薄い絶縁膜をウェットエッチ、ングで除去
している間、分離領域上では水平方向に一様な膜質の絶
縁膜が同時にエツチングされているだけであり、その下
の埋込み絶縁物は保護されている。このようにして、ウ
ェットエツチングによって埋込み絶縁物の中央に深い孔
が生じることはなくなるのである。
まれた絶縁物における中央部付近のウェットエツチング
に対してエツチング速度の大きい部分は、膜質が水平方
向に一様な絶縁膜で被覆されている。従って、素子領域
上に残された薄い絶縁膜をウェットエッチ、ングで除去
している間、分離領域上では水平方向に一様な膜質の絶
縁膜が同時にエツチングされているだけであり、その下
の埋込み絶縁物は保護されている。このようにして、ウ
ェットエツチングによって埋込み絶縁物の中央に深い孔
が生じることはなくなるのである。
実施例
以下に本発明の一実施例を図面と共に説明する。
第１図は、Ｏ，Ｓ〜０．８μｍという極めて狭い幅を有
する絶縁物理込み型絶縁分離領域を形成する工程を示す
断面図である。先ず、半導体基板１の表面上に厚さ５Ｑ
ｎｍの熱酸化膜２、厚さ１４０ ｎｍの多結晶シリコン
膜１ｏ１厚さ１１００ｎ〜１μｍ）ＣＶ Ｄ Ｓ １０
２ 膜、マタはＰＳＧ膜１１を積層して被着し、選択的
に頭次上記膜をドライエツチングで除去し、膜１１．１
０，２をマスクとしてさらにシリコン基板１をエツチン
グして深さ約Ｏ，Ｓμｍの絶縁分離用溝３，３を形成す
る（工程ａ）。
する絶縁物理込み型絶縁分離領域を形成する工程を示す
断面図である。先ず、半導体基板１の表面上に厚さ５Ｑ
ｎｍの熱酸化膜２、厚さ１４０ ｎｍの多結晶シリコン
膜１ｏ１厚さ１１００ｎ〜１μｍ）ＣＶ Ｄ Ｓ １０
２ 膜、マタはＰＳＧ膜１１を積層して被着し、選択的
に頭次上記膜をドライエツチングで除去し、膜１１．１
０，２をマスクとしてさらにシリコン基板１をエツチン
グして深さ約Ｏ，Ｓμｍの絶縁分離用溝３，３を形成す
る（工程ａ）。
次にＣＶ Ｄ Ｓ １０２膜またはＰＳＧ膜から成る膜
１１をフッ酸系の液で除去し、多結晶シリコン膜１００
表面を露出させた後、厚さ１．１１ＩｘｎのＨＴＯ４を
温度８１０”Ｃで全面に被着する（工程ｂ）。この工程
で、狭い溝はＨＴ○膜４で完全に埋まり、幅の広い分離
溝領域では、ＨＴＯ膜４に段差が生ずる。広い分離溝３
の部分においてＨＴＯ膜４に段差が生じ低くなっている
部分に、その段差とほぼ等しい膜厚をもったフォトレジ
ストパターン６を形成し、さらに全面に厚さ約１．２μ
ｍのフォトレジスト膜６を塗布し、表面を平坦化する（
工程Ｃ）。平坦化したフォトレジスト膜６は、Ｑ２プラ
ズマエツチングでＨＴＯ膜４の表面が露出するまで除去
し、次に、ＣＨＦ３＋０２Ｆ６＋０２ の混合ガスでＨ
ＴＯ膜４とフォトレジスト膜５，６が同一エツチング速
度になるような条件でさらに一様に表面をエツチングし
てゆく。そして、ＨＴＯ膜４の高さが熱酸化膜２より低
くなったところでエツチングを終了する。ＣＨＦ３＋
Ｃ２Ｆｅ ＋ ０２ガスでは、多結晶シリコン１ｏのエ
ツチング速度は小さいので膜１ｏをそのまま残すことが
できる（工程ｄ）。
１１をフッ酸系の液で除去し、多結晶シリコン膜１００
表面を露出させた後、厚さ１．１１ＩｘｎのＨＴＯ４を
温度８１０”Ｃで全面に被着する（工程ｂ）。この工程
で、狭い溝はＨＴ○膜４で完全に埋まり、幅の広い分離
溝領域では、ＨＴＯ膜４に段差が生ずる。広い分離溝３
の部分においてＨＴＯ膜４に段差が生じ低くなっている
部分に、その段差とほぼ等しい膜厚をもったフォトレジ
ストパターン６を形成し、さらに全面に厚さ約１．２μ
ｍのフォトレジスト膜６を塗布し、表面を平坦化する（
工程Ｃ）。平坦化したフォトレジスト膜６は、Ｑ２プラ
ズマエツチングでＨＴＯ膜４の表面が露出するまで除去
し、次に、ＣＨＦ３＋０２Ｆ６＋０２ の混合ガスでＨ
ＴＯ膜４とフォトレジスト膜５，６が同一エツチング速
度になるような条件でさらに一様に表面をエツチングし
てゆく。そして、ＨＴＯ膜４の高さが熱酸化膜２より低
くなったところでエツチングを終了する。ＣＨＦ３＋
Ｃ２Ｆｅ ＋ ０２ガスでは、多結晶シリコン１ｏのエ
ツチング速度は小さいので膜１ｏをそのまま残すことが
できる（工程ｄ）。
次に再びＨＴＯ膜１膜上２酸化膜厚（５０ｎｍ）の２倍
以上、分離溝幅のＺ以下例えば１５０ｎｍの厚さに形成
し、その上に７オトレジスト膜１３を１，２μｍの厚さ
に塗布する（工程ｅ）。この後再度、ＣＨＦ３＋Ｃ２Ｆ
６＋０２ガスを用い、７オトレジスト１３とＨＴＯｌ
２とのエツチング速度の等しい条件で一様に表面からエ
ツチングしてゆき、多結晶シリコン膜１ｏ上のＨＴＯ膜
１膜上２全に除去された時にエツチングを終了する。こ
のようにすれば、絶縁分離領域に埋込まれたＨＴＯ膜４
は自己整合的にＩ（Ｔｏ膜１２で被覆されることになる
（工程ｆ）。ここでＨＴＯ膜１膜上２工程ｅで幅０．６
〜０．８μｍの分離領域３の段差部に被着されているが
膜厚が分離幅の％（２５０ｎｍ〜４００ｎｍ）よシも著
しく小さい１５０ｎｍであるから異常成長することなく
水平方向にほぼ均一な密度を有する膜である。また膜１
２のＨＦ：ＮＨ４Ｆ＝１：ａによるウェットエツチング
速度は、熱酸化膜２の約２倍であるが、膜厚が膜２の３
倍あるので膜２が完全にエツチングされても膜１２は残
るのである。
以上、分離溝幅のＺ以下例えば１５０ｎｍの厚さに形成
し、その上に７オトレジスト膜１３を１，２μｍの厚さ
に塗布する（工程ｅ）。この後再度、ＣＨＦ３＋Ｃ２Ｆ
６＋０２ガスを用い、７オトレジスト１３とＨＴＯｌ
２とのエツチング速度の等しい条件で一様に表面からエ
ツチングしてゆき、多結晶シリコン膜１ｏ上のＨＴＯ膜
１膜上２全に除去された時にエツチングを終了する。こ
のようにすれば、絶縁分離領域に埋込まれたＨＴＯ膜４
は自己整合的にＩ（Ｔｏ膜１２で被覆されることになる
（工程ｆ）。ここでＨＴＯ膜１膜上２工程ｅで幅０．６
〜０．８μｍの分離領域３の段差部に被着されているが
膜厚が分離幅の％（２５０ｎｍ〜４００ｎｍ）よシも著
しく小さい１５０ｎｍであるから異常成長することなく
水平方向にほぼ均一な密度を有する膜である。また膜１
２のＨＦ：ＮＨ４Ｆ＝１：ａによるウェットエツチング
速度は、熱酸化膜２の約２倍であるが、膜厚が膜２の３
倍あるので膜２が完全にエツチングされても膜１２は残
るのである。
従って、多結晶シリコン膜１ｏをＳＦ６プラズマエツテ
ング等で選択的に除去し、さらに上記１：８液で膜２を
除去し、シリコン表面７を露出させても、埋込みＨＴＯ
膜４は常にＨＴＯ膜１膜上２護され、しかも膜１２は均
一な膜であるから一様にエツチングされ、狭い絶縁分離
領域の中央部に穴が生じることなく、分離を完成させる
ことができる（工程ｑ）。
ング等で選択的に除去し、さらに上記１：８液で膜２を
除去し、シリコン表面７を露出させても、埋込みＨＴＯ
膜４は常にＨＴＯ膜１膜上２護され、しかも膜１２は均
一な膜であるから一様にエツチングされ、狭い絶縁分離
領域の中央部に穴が生じることなく、分離を完成させる
ことができる（工程ｑ）。
なお本実施例では、膜１２としてＨＴＯ膜を用イｋ カ
他Ｋ 低’ｆｉｘ 形成ＣＶ Ｄ Ｓ ｉ０２ 、 Ｐ
Ｓ Ｇ 、 Ｂ Ｓ Ｇ 。
他Ｋ 低’ｆｉｘ 形成ＣＶ Ｄ Ｓ ｉ０２ 、 Ｐ
Ｓ Ｇ 、 Ｂ Ｓ Ｇ 。
Ｂ Ｐ ＳＧ 、 Ｓｉ３Ｎ４． Ｔａ２０６． Ｈｆ
Ｏ２，５ｔＮｘＯ，等の絶縁膜も使用できることはいう
までもない。
Ｏ２，５ｔＮｘＯ，等の絶縁膜も使用できることはいう
までもない。
発明の効果
以上のように、本発明によれば埋込んだ絶縁物表面を、
均一な膜質を有する薄い絶縁膜で被覆保護するため、素
子形成領域に残された薄い絶縁膜をウェットエツチング
で除去する工程によって、埋込み絶縁物に孔を生ずると
いう従来の欠点を除去することができる。このため、極
めて狭い幅を有する絶縁物理込み型素子分離の形成にそ
の効果を発揮するものである。
均一な膜質を有する薄い絶縁膜で被覆保護するため、素
子形成領域に残された薄い絶縁膜をウェットエツチング
で除去する工程によって、埋込み絶縁物に孔を生ずると
いう従来の欠点を除去することができる。このため、極
めて狭い幅を有する絶縁物理込み型素子分離の形成にそ
の効果を発揮するものである。
第１図は本発明の製造方法の一実施例を示す工程断面図
、第２図は従来法で製造した絶縁分離の問題点を説明す
る断面図、第３図は狭い溝にＨＴＯが成長する過程を示
す断面図、第４図は従来の製造方法を示す工程断面図で
ある。 １・・・・・・半導体基板、２・・・・・・熱酸化膜、
３，３′・・・−・・分ｍ溝、４．４．１２・−・−・
ＨＴＯ膜、６，６゜１３・・・・・・フォトレジスト膜
、７・・・・・・素子形成領域、８・・・・・・ＨＴＯ
膜の穴、９・・・・・・ＨＴＯ膜形成途中の凹み、１０
・・・・・・多結晶シリコン膜、１１・・・・・・ＣＶ
Ｄ５ｌｏ２マタはＰＳＧｏ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｚ−
一一炉Ｊ吹化５ＬＯＩ膿 ／Ｚ−ｃｖｏｓ＝ｏｚ ｐ ＜Ｈ−ｒｏ 膿）第 ！
口 １３− フォトレジ゛スト第２図 ｑ （？ 第４図
、第２図は従来法で製造した絶縁分離の問題点を説明す
る断面図、第３図は狭い溝にＨＴＯが成長する過程を示
す断面図、第４図は従来の製造方法を示す工程断面図で
ある。 １・・・・・・半導体基板、２・・・・・・熱酸化膜、
３，３′・・・−・・分ｍ溝、４．４．１２・−・−・
ＨＴＯ膜、６，６゜１３・・・・・・フォトレジスト膜
、７・・・・・・素子形成領域、８・・・・・・ＨＴＯ
膜の穴、９・・・・・・ＨＴＯ膜形成途中の凹み、１０
・・・・・・多結晶シリコン膜、１１・・・・・・ＣＶ
Ｄ５ｌｏ２マタはＰＳＧｏ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｚ−
一一炉Ｊ吹化５ＬＯＩ膿 ／Ｚ−ｃｖｏｓ＝ｏｚ ｐ ＜Ｈ−ｒｏ 膿）第 ！
口 １３− フォトレジ゛スト第２図 ｑ （？ 第４図
Claims (1)
- 一部に少なくとも溝となる凹部が形成された半導体基板
表面に、第１の絶縁膜を被着する工程と、前記第１の絶
縁膜を選択除去し、前記凹部に第１の絶縁膜を埋込む工
程と、前記埋込まれた第１の絶縁膜上に、前記凹部の最
小幅の１／２より小さい厚さを有する第２の絶縁膜を選
択的に形成する工程とを含んでなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074614A JPS63240042A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074614A JPS63240042A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240042A true JPS63240042A (ja) | 1988-10-05 |
Family
ID=13552226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074614A Pending JPS63240042A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429136B2 (en) | 2000-01-21 | 2002-08-06 | Nec Corporation | Method for forming a shallow trench isolation structure in a semiconductor device |
-
1987
- 1987-03-27 JP JP62074614A patent/JPS63240042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429136B2 (en) | 2000-01-21 | 2002-08-06 | Nec Corporation | Method for forming a shallow trench isolation structure in a semiconductor device |
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