JPH0482249A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0482249A JPH0482249A JP19585990A JP19585990A JPH0482249A JP H0482249 A JPH0482249 A JP H0482249A JP 19585990 A JP19585990 A JP 19585990A JP 19585990 A JP19585990 A JP 19585990A JP H0482249 A JPH0482249 A JP H0482249A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にウェハー張
り付けによるＳＯＩ素子の形成方法に関する。
り付けによるＳＯＩ素子の形成方法に関する。
従来の半導体装置は第２図に示すような構造をしていて
、一般に素子分離領域はＬＯＣＯ３法（選択酸化法）に
よって形成されていた。１．２は半導体基板、３は絶縁
物層、４はＬＯＣＯ３を表している。
、一般に素子分離領域はＬＯＣＯ３法（選択酸化法）に
よって形成されていた。１．２は半導体基板、３は絶縁
物層、４はＬＯＣＯ３を表している。
しかし前述の従来構造では、熱張り付けによるＳＯＩ基
板では、基板の密着性が低いために素子分離であるＬＯ
ＧＯ３形成時に横方向に作用するストレスによって基板
の剥離が生じるという課題を有していた。また、剥離が
生じないまでも密着強度が低下し、基板にリークを生じ
させてしまうという課題も有する。さらに、基板の剥離
回避のためにダイレクトモート法等基板にストレスを与
えない方法なども利用できるが、この場合ＳＯＩ基板を
用いる利点である能動領域を島状に分離することによる
容量低下等による高速化のメリットを失うことになる。
板では、基板の密着性が低いために素子分離であるＬＯ
ＧＯ３形成時に横方向に作用するストレスによって基板
の剥離が生じるという課題を有していた。また、剥離が
生じないまでも密着強度が低下し、基板にリークを生じ
させてしまうという課題も有する。さらに、基板の剥離
回避のためにダイレクトモート法等基板にストレスを与
えない方法なども利用できるが、この場合ＳＯＩ基板を
用いる利点である能動領域を島状に分離することによる
容量低下等による高速化のメリットを失うことになる。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところはＳＯＩ基板で、基板の密着性が低
くても素子分離形成時にストレスによって基板の剥離が
生じるということがなく、電気的に安定した高速かつ信
頼性の高いデバイスを提供することにある。
の目的とするところはＳＯＩ基板で、基板の密着性が低
くても素子分離形成時にストレスによって基板の剥離が
生じるということがなく、電気的に安定した高速かつ信
頼性の高いデバイスを提供することにある。
本発明の半導体装置の製造方法は、
１）第一の半導体基板」二に絶縁物薄膜を形成し、第二
の半導体基板を前記基板と張り合わせ、研削により絶縁
膜上に所望の半導体基板厚に調整されたＳＯＩ基板に、
半導体装置を作り込む半導体装置の製造力ン去において
、 ａ）半導体基板上の素子分離領域をフォトエッチによっ
て除去する工程と、 ｂ）フォトエッチによって除去された素子分離領域を絶
縁物で埋没される工程からなることを特徴とする。
の半導体基板を前記基板と張り合わせ、研削により絶縁
膜上に所望の半導体基板厚に調整されたＳＯＩ基板に、
半導体装置を作り込む半導体装置の製造力ン去において
、 ａ）半導体基板上の素子分離領域をフォトエッチによっ
て除去する工程と、 ｂ）フォトエッチによって除去された素子分離領域を絶
縁物で埋没される工程からなることを特徴とする。
２）フォトエッチによって除去される素子分離領域は、
絶縁膜層まで完全にエツチングされていることを特徴と
する。
絶縁膜層まで完全にエツチングされていることを特徴と
する。
本発明の上記の構成によれば、熱張り付けによるＳＯＩ
基板では、基板の密着性が低いために素子分離形成時に
横方向に作用するストレスを生じない素子分離を形成す
ることで、基板の剥離が生じることのない信頼性の高い
デバイスを提供することができる。
基板では、基板の密着性が低いために素子分離形成時に
横方向に作用するストレスを生じない素子分離を形成す
ることで、基板の剥離が生じることのない信頼性の高い
デバイスを提供することができる。
以下実施例に基づき詳細に説明する。第１図は、本発明
の実施例における半導体装置の実施例を示す主要工程断
面図で、１．３は半導体基板、２は絶縁物層、５は能動
領域、６は素子分離領域、７はフォトレジストをそれぞ
れ示している。
の実施例における半導体装置の実施例を示す主要工程断
面図で、１．３は半導体基板、２は絶縁物層、５は能動
領域、６は素子分離領域、７はフォトレジストをそれぞ
れ示している。
まず、第１図（ａ）の様に半導体基板上ｌに絶縁物層２
を介して半導体基板３を有する基板上に素子分離領域を
残すようにフォトレジスト７でパターンを形成する。
を介して半導体基板３を有する基板上に素子分離領域を
残すようにフォトレジスト７でパターンを形成する。
ついで、第１図（ｂ）の様に前記フォトレジスト７をマ
スクに半導体基板３を絶縁物層２までエツチング除去す
る。この時のエツチング方法としては、ＣＢｒＦ５ガス
を真空雰囲気中でプラズマ化して行うようなドライエツ
チングが一般的に用いられている。またこのエツチング
の方法は特にこれに限定されるものではなく、半導体基
板３がほぼ垂直にエツチング出来る方法であれば良くド
ライウェットを問わない。
スクに半導体基板３を絶縁物層２までエツチング除去す
る。この時のエツチング方法としては、ＣＢｒＦ５ガス
を真空雰囲気中でプラズマ化して行うようなドライエツ
チングが一般的に用いられている。またこのエツチング
の方法は特にこれに限定されるものではなく、半導体基
板３がほぼ垂直にエツチング出来る方法であれば良くド
ライウェットを問わない。
ついで、第１図（Ｃ）の様に基板表面に絶縁物としてシ
リコン酸化ＰＩＩＡ８を堆積させる。この時絶縁物とし
てシリコン酸化膜を用いているがこれに限定されるもの
ではなく、例えばシリコンナイトライド、オキシナイト
ライドをはじめとした絶縁物であれば良い。
リコン酸化ＰＩＩＡ８を堆積させる。この時絶縁物とし
てシリコン酸化膜を用いているがこれに限定されるもの
ではなく、例えばシリコンナイトライド、オキシナイト
ライドをはじめとした絶縁物であれば良い。
さらに、第１図（Ｄ）の様に前記シリコン酸化膜をエツ
チングバックし素子分離領域６にのみシリコン酸化膜が
残るようにする。
チングバックし素子分離領域６にのみシリコン酸化膜が
残るようにする。
以上の工程により能動領域５はすべて回りを絶縁物に分
離される。これらの工程においては、半導体基板３を押
し広げる様なストレスが生じないため、基板の剥離はも
ちろん、基板との密着性の悪さによる能動領域間のリー
ク及びトランジスターのソークをも回避した高速素子が
得られた。
離される。これらの工程においては、半導体基板３を押
し広げる様なストレスが生じないため、基板の剥離はも
ちろん、基板との密着性の悪さによる能動領域間のリー
ク及びトランジスターのソークをも回避した高速素子が
得られた。
以上述べたように本発明によれば、素子分離領域の形成
時に機械的な横方向のストレスが生じないためＳＯＩ基
板で、基板の密着性が低くても基板の剥離が生じるとい
うことのなく、基板との密＃性の悪さによる能動領域間
のリーク及びトランジスターのリークをも回避した高速
素子が得られた信頼性の高いデバイスを提供出来た。
時に機械的な横方向のストレスが生じないためＳＯＩ基
板で、基板の密着性が低くても基板の剥離が生じるとい
うことのなく、基板との密＃性の悪さによる能動領域間
のリーク及びトランジスターのリークをも回避した高速
素子が得られた信頼性の高いデバイスを提供出来た。
第１図は、本発明の半導体装置の一実施例を示す主要工
程断面図。 第２図は、従来の半導体装置を示す主要断面図。 １．３・・・半導体基板 ２・・・絶縁物層 ４・・・ＬＯＣＯ３ ５・・・能動領域 ６・・・素子分離領域 ７・・・フォトレジスト ８・・・シリコン酸化膜 以 上
程断面図。 第２図は、従来の半導体装置を示す主要断面図。 １．３・・・半導体基板 ２・・・絶縁物層 ４・・・ＬＯＣＯ３ ５・・・能動領域 ６・・・素子分離領域 ７・・・フォトレジスト ８・・・シリコン酸化膜 以 上
Claims (1)
- 【特許請求の範囲】 １）第一の半導体基板上に絶縁物薄膜を形成し、第二の
半導体基板を前記基板と張り合わせ、研削により絶縁膜
上に所望の半導体基板厚に調整されたＳＯＩ基板に、半
導体装置を作り込む半導体装置の製造方法において、 ａ）半導体基板上の素子分離領域をフォトエッチによっ
て除去する工程と、 ｂ）フォトエッチによって除去された素子分離領域を絶
縁物で埋没させる工程からなることを特徴とする半導体
装置の製造方法。 ２）フォトエッチによって除去される素子分離領域は、
絶縁膜層まで完全にエッチングされていることを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19585990A JPH0482249A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19585990A JPH0482249A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482249A true JPH0482249A (ja) | 1992-03-16 |
Family
ID=16348181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19585990A Pending JPH0482249A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177235A (ja) * | 1992-09-03 | 1994-06-24 | Nec Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-07-24 JP JP19585990A patent/JPH0482249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177235A (ja) * | 1992-09-03 | 1994-06-24 | Nec Corp | 半導体装置及びその製造方法 |
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