JPS6311992A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字や図形等を表示する表示装置に係り、特に
ワードプロセッサやパーソナルコンピュータ等で用いら
れるＣＲＴや液晶による表示あるいはプリンタによって
記録紙に記録して表示する文字や図形等の表示データを
グラフィックメモリへ書込むための書込み制御に関する
。

〔従来の技術〕

近年、日本語ワードプロセッサやパーソナルコンピュー
タ等では、ＣＲＴや液晶表示画面に文字や図形等を表示
するために、表示内容の自由度が大きい、表示画素の１
ドツトに１ビツトの記憶要素が対応するグラフィックメ
モリを用いたビットマツプ表示方式を採用した表示装置
が多く用いられるようになってきた。

ビットマツプ表示方式の欠点は、１表示画面分の表示画
像を１ドツト対応でグラフィックメモリに書込まなけれ
ばならず表示速度が遅いこと、そして表示内容を頻繁に
変更する場合にはこの書込み処理を制御するプロセッサ
（以下ＣＰＵという）の負荷が増加して他の制御のため
の処理が遅れることである。

このために、グラフィックメモリへの表示データの書込
み処理を高速化し、しかもこの処理のためのＣＰＵの負
荷を軽減する方法が提案されている。特開昭６０−２６
０９８９号公報に記載された表示方式は、書込み（更新
）データのグラフィックメモリへの書込みの際のビット
シフト処理や背景データとの合成処理のためのＣＰＵの
負荷を軽減するものである。

〔発明が解決しようとする問題点〕

しかしながら上記従来の表示方式は、合成後の表示デー
タをグラフィックメモリへ書込むためのメモリアクセス
について考慮しておらず、ビットシフトによって語境界
を越えたデータが生ずる場合には、このデータのために
複数回の書込み処理が必要であった。

従って本発明の目的は、語境界を越えたデータが生じて
も書込み処理回数が増加しないようにして、書込み処理
の高速化をはかることにある。

〔問題点を解決するための手段〕

本発明はこの目的を達成するために、グラフィックメモ
リに独立して同時にアクセスできる奇数語アドレスの表
示データを格納する奇数アドレスメモリ部と、偶数語ア
ドレスの表示データを格納する偶数アドレスメモリ部と
を設け、書込み手段にデータシフト手段から出力された
表示データから前記奇数アドレスメモリ部への書込みデ
ータと前記偶数アドレスメモリ部への書込みデータを発
生する書込みデータ発生手段と、表示データ転送手段か
ら与えられた前記一方のメモリ部に対する語アドレスか
ら該メモリ部に対するアクセスアドレスと他方のメモリ
部に対するアクセスアドレスを発生するアクセスアドレ
ス発生手段とを設け、シフトによって語境界を越えた表
示データを他方のメモリ部に同時に書込むように構成し
たことを特徴とする。

〔作用〕

データ転送手段から書込み位置を示す語アドレスと共に
与えられた語単位の表示データがシフトされて語境界を
越えると、書込みデータ発生手段は、前記語アドレスの
メモリ部に対する書込みデータと、語境界を越えた表示
データから該語アドレスに隣接する語アドレスをもつ他
のメモリ部に対する書込みデータを発生し、アクセスア
ドレス発生手段は、前記２つのメモリ部に対するアクセ
スアドレスを発生する。これにより前記２つの語アドレ
スの書込みデータが対応する２つのメモリ部に同時に書
込まれ、従って語単位で転送されて（る表示データがシ
フト処理によって２つの語アドレスに跨っても１回の書
込み処理でグラフィックメモリに格納できる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

本発明になる表示装置は第２図のごとく、表示装置の制
御を行い１バイトを単位として周辺のメモリ等とデータ
の交換を行なうＣＰＵＩ　ＯＯと、表示装置が動作する
ためのプログラムやデータを格納するプログラムメモリ
１０１と、ＣＲＴモニター１０８に表示する第８図に示
すごとき文字パターンデータを格納するキャラクタジェ
ネレータ（以下ＣＧという）１０２と、グラフィックメ
モＩＪ１０５，１０６からＣＲＴモニター１０８へ表示
するデータを読みだすためのアドレスや同期信号を発生
するＣＲＴコントローラ１０３と、ＣＰＵ１００がグラ
フィックメモリ１０５，１０６の任意の位置にＣＲＴモ
ニター１０８へ表示するパターンデータを書込むときに
該パターンデータをシフト処理し、グラフィックメモリ
メモリ１０５゜１０６に対するアクセスアドレスを発生
し、書込みアドレスに書込んである旧パターンデータと
論理処理して新パターンデータを発生し、該新パターン
データをグラフィックメモリ１０５．１０６に書込む処
理と、ＣＲＴモニター１０８にパターンを表示するため
にグラフィックメモリ１０５゜１０６からデータを読出
す処理とを行なう周辺制御回路１０４と、ＣＲＴモニタ
ー１０８に表示するパターンデータを格納するグラフィ
ックメモリ１０５．１０６と、外部装置から信号線１１
０を介して該表示装置に送られてくる表示データや命令
をＣＰＵ１００に受信せしめ、またＣＰＵ１００からの
応答を外部装置に発信せしめるための入出力制御部１０
７と、文字や図形等のパターン等を表示するＣＲＴモニ
ター１０８と、前記ｃｐＵ１００とプログラムメモリ１
０１．ＣＧ１０２．ＣＲＴコントローラ１０３、周辺制
御回路１０４および入出力制御装置１０７とを接続する
内部配線路（ＣＰ　Ｕバス）１０９とを備えている。

第１図は第２図における周辺制御回路１０４の内部構成
を示すものである。

第１図において、制御信号発生回路１はＣＰＵアクセス
信号および動作クロック信号ＣＬＫにもとづいて該周辺
制御回路１０４内の制御データラッチ（Ａ）６や制御デ
ータラッチ（Ｂ）１６のいずれか１つにレジスタ選択信
号を送出し、制御データラッチ（Ａ）６や制御データラ
ッチ（Ｂ）１６のいずれか１つにｃｐｕｉｏｏからのデ
ータを書込ませ、あるいは背景データラッチ１４やデー
タバッファ１３に対してデータラッチ信号やデータ出力
信号を送出すると共にアドレスセレクタ（Ａ）４、（Ｂ
）５に対してＣＰＵアドレス選択信号を送出し、同時に
グラフィックメモリ１０５　、１０６に対する制御信号
を発生し、グラフィックメモリ１０５．１０６にＣＰＵ
１００からのデータを書込ませ、あるいは背景データラ
ッチ１４やデータバッファ１５に対してデータラッチ信
号やデータ出力信号を送出すると共にアドレスセレクタ
（Ａ）４、（Ｂ）５に対してＣＰＵアドレス選択信号を
送出し、同時にグラフィックメモリ１０５　、１０６に
対する制御信号を発生し、ＣＰＵ１００にグラフィック
メモリ１０５，１０６からのデータを読込ませ、あるい
はアドレスセレクタ（Ａ）４、（Ｂ）５に対してＣＲＴ
アドレス選択信号を送出−し、同時にグラフィックメモ
リ１０５，１０６に対する制御信号と、シフト部１７に
対するデータラッチ信号を発生し、ＣＲＴモニター１０
８で表示すべき映像信号をシフト部１７に書込むもので
ある。

グラフィックメモリ１０５，１０６に対するアクセスは
第３図に示すごとく１回の表示データ読出しアクセスで
読出したデータを映像信号としてＣＲＴモニター１０８
に送出している時間を、次の表示データ読出し時間とＣ
ＰＬＩアクセス時間の２つに時分割し、各々で独立した
アドレスのグラフィックメモリに対してアクセスし、次
の表示データとＣＰＵによるグラフィックメモリに対す
る書込みあるいは読出しを行なうものである。

アドレス変換器２は、第４図に示すように横１０２４ド
ツト（１２８バイト）、縦１０２４）’ットに構成され
ているグラフィックメモリ１０５゜１０６をＣＲＴモニ
ター１０８の表示の縦方向の大きさが５１２ドツトを超
えない場合は、縦５１２ドツトの境界でＭ域０と領域ｌ
に分割し、ＣＲＴモニター１０８に表示するデータを格
納する領域として用いる領域０を文字等の表示処理が高
速化可能なバイトアドレスが縦方向に順次増加する縦型
アドレス構成とし、またＣＰＵ１００がプログラム実行
中に用いるデータの格納領域として用いる領域１はバイ
トアドレスが横方向に順次増加する横型アドレス構成と
することを可能とし、またＣＲＴモニター１０８の表示
の縦方向の大きさが５１２ドツトを超えた場合は、グラ
フィックメモリ１０５．１０６のすべての令頁域をＣＲ
Ｔモニター１０８に表示するデータを格納する領域とし
て用い、文字等の表示データの書込み処理が高速可能な
ようにバイトアドレスが縦方向に順次増加する縦型アド
レス構成とすることを可能とするもので、ｃｐｕｉｏｏ
からのアドレス信号をグラフィックメモリ１０５．１０
６に与えるアドレス信号ＣＡＯ−ＣＡ１６に変換するも
のである。該アドレス変換器２は、第６図に示すように
ＣＰＵ１００からのアドレス信号ＡＯ〜Ａ１６をアドレ
ス変換後アドレス（以下実バイトアドレスという）ＣＡ
Ｏ〜ＣＡｌ６に変換するためにアドレスクロス（Ａ）２
０１とアドレスクロス（Ｂ）２０２およびデータセレク
タ２０３によって構成されており、データセレクタ２０
３には制御データラッチ（Ａ）６′のＤＣ，ＶＳＯ，Ｖ
ＳＩおよびＣＰＵアドレス信号のＡ１６がコントロール
信号として入力されている。アドレスクロス（Ａ）２０
１とアドレスクロス（Ｂ）２０２は各々第５図に示すア
ドレス変換対応表のうち縦アドレス（Ａ）と縦アドレス
（Ｂ）に対応するようにＣＰＵ１００からのアドレス信
号ＡＯ〜Ａ１６を実バイトアドレスＣＡＯ−ＣＡ１６に
変換するものであり、この結果ＣＰＵ１００から見たグ
ラフィックメモリ１０５．１０６のバイトアドレスは第
７図のように各々の変換モードによってグラフィックメ
モリ１０５，１０６の横方向に順次増加するように構成
された実バイトアドレスから変換されるものである。進
言すると、ＣＰＵ１００から見たグラフィックメモリ１
０５゜１０６のアドレスが縦方向アドレスであり、ＣＰ
Ｕ１００がそれに対応するアドレスを発生したとしても
、該アドレス変換器２の出力である実バイトアドレスＣ
ＡＯ−ＣＡ１６はグラフィックメモリ１０５．１０６の
横方向に順次増加するように構成されたアドレスとなっ
ているものである。

加算器３は前記実バイトアドレスのＣＡＬ〜ＣＡｌ６と
ＣＡＯを加算するものであり、ＣＰＵ１００が送出した
グラフィックメモリ１０５．１０６へのアドレス信号か
ら変換された実バイトアドレスが奇数となった場合に偶
数アドレスグラフィックメモリ１０５に対して該アドレ
スの増加方向に隣接するグラフィックメモリの偶数アド
レスを発生するものである。このとき奇数アト、レスグ
ラフィックメモリ１０６には前記バイトアドレスのＣＡ
１〜ＣＡｌ６がそのまま印加される。

実バイトアドレスが偶数の場合はＣＡＯがＯのため偶数
アドレスグラフィックメモリ１０５および奇数アドレス
グラフィックメモリ１０６には前記実バイトアドレスの
ＣＡＩ〜ＣＡｌ６がそのまま印加される。以上により、
前記実バイトアドレスが偶数の場合、該実バイトアドレ
スが指示する偶数アドレスメモリとアドレスの増加方向
に隣接する奇数アドレスメモリを一括して１６ビツト選
択し、前記実バイトアドレスが奇数の場合、該実バイト
アドレスが指示する奇数アドレスメモリとアドレスの増
加方向に隣接する偶数アドレスメモリを一括して１６ビ
ツト選択可能となる。

アドレスセレクタ（Ａ）４および（Ｂ）５は各々偶数ア
ドレスグラフィックメモリ１０５および奇数アドレスグ
ラフィックメモリ１０６に印加するアドレス信号を生成
するものであり、前記制御信号発生回路ｌからの信号に
より前記ＣＰＵ１００からの実アドレスあるいはＣＲＴ
コントローラ１０３からの表示データアドレスのいずれ
か一方を選択し、グラフィックメモリ１０５，１０６の
ロウアドレス、カラムアドレスに時分割して印加するも
のである。

ｃｐｕデータスルー信号発生器７はＣＰＵ１００のアド
レス信号と制御データラッチ（Ａ）６の各制御信号をも
とにＣＰＵＩ　００がグラフィックメモリ１０５，１０
６の前記領域１に対してアクセスした場合に、後述する
データシフト合成部のデ−タシフトおよび合成処理を強
制的にシフｌｔＯとし、合成は行なわずＣＰＵ１００の
データをそのまま出力するモードにする信号を発生する
ものである。前記の強制的にシフト量をＯとし、合成を
行なわすＣＰＵ１００のデータをそのまま出力するモー
ドは、制御データラッチ（Ｂ）１６の各制御信号と前記
ＣＰＵデータスルー信号の論理和あるいは論理積をとっ
た信号を後述のシフト部（Ａ）９、シフト部ＣＢ）１０
、シフト部（Ｃ）１１と書込みデータ合成部１２へ送出
する構成をとることにより設定可能となる。

制御データラッチＣＢ）１６は、データシフト合成部の
データシフト量ないし合成方式を選択する制御値をラッ
チしておくデータラッチ群であり、ＦＣは合成方式を指
示するデータラッチであり、ＤＮは第１θ図に示すよう
にＣＰＵ１００からグラフィックメモリ１０５．１０６
へ書込むデータのグラフィックメモリ１０５．１０６の
語境界か・　　らのシフト量を指示するデータラッチで
あり、Ｒ２Ｈは第９図に示すようにＣＰＵ１００がグラ
フィックメモリ１０５，１０６から読出すデータのグラ
フィックメモリ１０５，１０６の語境界からのシフｌ−
Ｉを指示するデータラッチであり、ＷＳＮは第１３図に
示すようにＣＰＵＩ　００からグラフィックメモリ１０
５，１０６へ書込むデータのデータ開始位置をＣＰＬＩ
１００Ｏ語境界からのシフト量として指示するデータラ
ッチであり、ＷＮは第１２図に示すようにＣＰＵ１００
からグラフィックメモリ１０５，１０６へ書込むデータ
のデータ幅をビット数で指示するデータラッチである。

占込みドツト指示パターン発生器８は制御データラッチ
（Ｂ）１６のデータラッチＷＮの値にしたがって第１２
図に示すようにｄＯからｄ７に向かう１ビツトから８ビ
ツトまでの１のデータ列である書込みドツト指示パター
ンＭＤを発生するものである。第１２図において斜線部
（ロ）が１を示す。

シフト部（Ａ）９は、１６ビツトのデータローテイタで
あり制御データラッチ（Ｂ）１６のデータラッチＤＮの
値とグラフィックメモリ実バイトアドレスのＣＡＯＯ値
にしたがって第１２図に示すように書込みドツト指示パ
ターンＭＤをｄｏからｄ１５の方向に向かってローティ
トしデータ書込み位置指示パターンＳＭＤを生成するも
のである。実バイトアドレスＣＡＯがＯの場合は第１２
図（ａ）のようにｄｏからデータラッチＤＮの値だけシ
フトした位置にローティトし、実バイトアドレスＣＡＯ
が１の場合は第１２図（ｂ）のようにｄ８からデータラ
ッチＤＮの（直だけシフトした位置にローティトするも
のである。

シフト部（Ｂ）１０は、１６ビツトのデータローテイタ
であり市１目卸データラッチ（Ｂ）１６のデータラッチ
ＤＮ、ＷＳＮの値とグラフィックメモリ実バイトアドレ
スのＣＡＯＯ値にしたがって第１３図に示すように書込
みデータＷＤをｄｏからｄ１５の方向に向かってローテ
ィトし書込みデータローティトパターンＳＷＤを生成す
るものである。ＣＡＯがＯの場合は第１３図の（ａ）の
ようにｄｏからデータラッチＤＮ−ＷＳＮの値だけシフ
トした位置にローティトし、実バイトアドレスＣＡＯが
１の場合は第１３図の（ｂ）のようにｄ８からデータラ
ッチＤＮ−ＷＳＮの値だけシフトした位置にローティト
するものである。これにより、書込みデータの開始位置
が前記データ書込み位置指示パターンＳＭＤと一致する
。

背景データラッチ１４は制御信号発生回路１から送出さ
れる信号により、第３図に示すＣＰＵアクセス時間でグ
ラフィックメモリ１０５，１０６より読出された１６ビ
ツトの背景データＲＤをラッチするものである。

書込みデータ合成部１２は前記シフト部（Ａ）９、シフ
ト部（Ｂ）１０および背景データラッチ１４の出力であ
るデータ書込み位置指示パターンＳＭＤ、、書込みデー
タローティトパターンＳＷＤおよび背景データＲＤと制
御データラッチ（Ｂ’）１６のデータラッチＦＣの値に
もとづいてＳＷＤとＲＤをＳＭＤが１の部分について論
理積や論理和や排他的論理和等の合成（口部）を行ない
、他の部分はＲＤをそのまま出力する（口部）処理を行
ないグラフィックメモリ１０５，１０６に書込む書込み
データを生成し、出力するものである。これにより、実
バイトアドレスＣＡＯが０の場合は第１４図の（ａ）の
ようにｄｏからデータラッチＤＮＯ値だけローティトし
た位置にＣＰＵ１００の書込みデータが位置し、実バイ
トアドレスＣＡＯが１の場合は第１４図の（ｂ）のよう
にｄ８からデータラッチＤＮの値だけローティトした位
置にＣＰＵＩ　ＯＯの書込みデータが位置するものであ
る。

シフト部（Ｃ）１１は、１６ビツトのデータローテイタ
であり制御データラッチ（Ｂ）１６のデータラッチＲ３
Ｈの値とグラフィックメモリ実バイトアドレスのＣＡＯ
Ｏ値にしたがって第１１図に示すようにグラフィックメ
モリ１０５．１０６より続出した背景データＲＤをｄ１
５からｄＯの方向に向かってローナイトしＣＰ　Ｕ　Ｉ
ノードデータＳＲＤを生成するものである。実バイトア
ドレスＣＡＯが０の場合は第１４図の（ａ）のようにｄ
Ｏに向けてデータラッチＲ３Ｎの値だけビットローティ
トし、実バイトアドレスＣＡＯが１の場合は第１４図の
（ｂ）のようにｄＯに向けてＲ３Ｎ＋８ビツトローテイ
トするものである。これにより、ＣＰＵリードデータＳ
ＲＤ上で読込みデータの開始位置がｄＯと一致する。

シフト部１７は制御信号発生回路１から送出される信号
により、第３図に示す表示データ読出し時間でグラフィ
ックメモリ１０５，１０６より２回に分けて読出された
３２ビツトの表示データをラッチし順次シフトしシリア
ルデータに変換して出力するものである。

なお、信号線に付した数字は線数を意味する。

次に以上の構成を持つ表示装置の動作について説明する
。

入出力制御部１０７に外部装置から信号綿１１０を介し
て表示データと表示コマンドが入力されると、ＣＰＵ１
００はこれを検知して表示コマンドを解析し表示動作を
開始する。

ＣＧ１０２に格納されている文字パターンの表示動作の
ときは、ＣＧ１０２に格納されている文字パターンのア
ドレスと、表示すべきパターンデータを書込むグラフィ
ックメモリ１０５，１０６の書込みアドレスと、シフト
値ＤＮと、合成指示値ＦＣと、書込みデータ先頭位置指
示値ＷＳＮと、書込みデータ幅指示値ＷＮを算出し、次
にシフト値ＤＮと、合成指示値ＦＣと、書込みデータ先
頭位置指示値ＷＳＮと、書込みデータ幅指示値ＷＮをそ
れぞれ制御データラッチ（Ｂ）１６内の該当するデータ
ラッチに書込む。次にＣＧ１０２の該当アドレス力）ら
グラフィックメモリ１０５　、１０６に書込むべきパタ
ーンデータを読出し、周辺制御回路１０４を経由してグ
ラフィックメモリ１０５゜１０６の該当するアドレスへ
書込む。このとき周辺制御回路１０４は、第３図のよう
に時分割してグラフィックメモリ１０５．１０６にアク
セスしているＣＰＵアクセス時間にグラフィックメモリ
１０５．１０６に対して、次のように書込み動作を行な
う。

■アドレス変換器２においてグラフィックメモリ１０５
．１０６への四込み実バイトアドレスｎを生成する。

■加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、 （ａ）ｎが偶数の場合は偶数アドレスグラフィックメモ
リ１０５にｎを、奇数アドレスグラフィックメモリ１０
６にはｆｉ＋ｌを印加する。

（ｂ）ｎが奇数の場合は偶数アドレスグラフィックメモ
リ１０５にｆｉ＋ｌを、奇数アドレスグラフィックメモ
リ１０６にはｎ＋１を印加する。

これにより、前記実バイトアドレスｎが偶数の場合、該
実バイトアドレスｎが指示する偶数アドレスグラフィッ
クメモリ１０５とアドレスの増加方向に隣接する奇数ア
ドレスグラフィックメモリ１０６を一括して１６ビツト
選択し、前記実バイトアドレスｎが奇数の場合、該実バ
イトアドレスが指示する奇数アドレスグラフィックメモ
１月０６とアドレスの増加方向に隣接する偶数アドレス
グラフィックメモリ１０５を一括して１６ビツト選択す
る。

■グラフィックメモリ１０５，１０６に対してアクセス
信号ＲＡＳとＣＡＳを送出し、上記■で選択したアドレ
スから背景データを読出し、背景データラッチ１４にラ
ッチし、背景データＲＤを得る。

■■と同時に、書込みパターン発生器８、シフト部（Ａ
）９、シフト部（Ｂ）１０、書込みデータ合成部１２に
より、第１４図に示すごとく、（ａ）ｎが偶数の場合は
ｄｏから始まる１６ビツトにたいして、ｄＯからＤＮビ
ットシフトした位置に前記書込みパターンが位置するデ
ータを生成する。

（ｂ）ｎが奇数の場合はｄ８から始まる１６ビツトにた
いして、ｄ８からＤＮビットシフトした位置に前記書込
みパターンが位置するデータを生成する。

■■の背景データラッチ動作が終了すると、データバッ
ファ１３を経由して、グラフィックメモ１Ｊ１０５．１
０６に■で生成した書込みデータを送出し、同時にグラ
フィックメモリ１０５゜１０６にデータ書込み信号ＷＥ
を送出し、■で生成したデータを書込む。

以上により第１６図に示すように、ＣＰＵ１００〜が実
バイトアドレスｎに対して書込んだパターンデータが、
語境界に対してシフトしている場合でも、書込みパター
ンデータが実バイトアドレスｎおよびｎ＋１に対して同
時に書込まれる。これにより、従来第１５図のように実
バイトアドレスｎとｎ＋１に対して２回に分けて書込ん
でいた動作が１回で済むようになり、書込み処理の高速
化が可能となり、書込み位置によらず同一速度が得られ
るようになる。

次に、グラフィックメモリ１０５，１０６内に格納され
ているパターンを他の位置へ表示する表示動作のときは
、グラフィックメモリ１０５゜１０６内に格納されてい
るパターンのアドレスと、表示すべきパターンを書込む
グラフィックメモリ１０５．１０６の書込みアドレスと
、シフト値ＤＮと、合成指示値ＦＣと、書込みデータ先
頭位置指示値ＷＳＮと、書込みデータ幅指示値ＷＮと、
読込みパターンデータの有効開始位置指示値Ｒ３Ｎを算
出し、次にシフト値ＤＮと、合成指示値ＦＣと、書込み
データ先頭位置指示値ＷＳＮと、書込みデータ幅指示値
ＷＮと、有効開始位置指示値Ｒ５Ｎをそれぞれ制御デー
タラッチ（Ｂ）１６内に該当するデータラッチに書込む
。次にグラフィックメモリ１０５，１０６の該当アドレ
スから周辺制御回路１０４を経由して移動表示するパタ
ーンを読出し、周辺制御回路１０４を経由してグラフィ
ックメモリ１０５，１０６の該当するアドレスへ書込む
。このとき周辺制御回路１０４は、第３図のよう時分割
してグラフィックメモリ１０５゜１０６にアクセスして
いるＣＰＵアクセス時間にグラフィックメモリ１０５，
１０６に対して、次のように読出し動作を行ない、前述
の書込み動作によりパターンデータを書込む。

■アドレス変換器２においてグラフィックメモリ１０５
．１０６への読込み実バイトアドレスｍを生成する。

■加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、 （ａ）ｍが偶数の場合は偶数アドレスグラフィックメモ
リ１０５にｍを、奇数アドレスグラフィックメモリ１０
６にはｍ＋１を印加する。

（ｂ）ｍが奇数の場合は偶数アドレスグラフィックメモ
リ１０５にｍ＋ｌを、奇数アドレスグラフィックメモリ
１０６にはｍ＋１を印加する。

これにより、前記実バイトアドレスｍが偶数の場合、該
実バイトアドレスｍが指示する偶数アドレスグラフィッ
クメモリ１０５とアドレスの増加方向に隣接する奇数ア
ドレスグラフィックメモリ１０６を一括して１６ビツト
選択し、前記実バイトアドレスｍが奇数の場合、該実パ
イアドレスが指示する奇数アドレスグラフィックメモリ
１０６とアドレスの増加方向に隣接する偶数アドレスグ
ラフィックメモリ１０５を一括して１６ビツト選択する
。

■グラフィックメモリ１０５．１０６に対してアクセス
信号ＲＡＳとＣＡＳを送出し、上記■で選択したアドレ
スからデータを続出し、背景データラッチ１４にラッチ
し、背景データＲＤを得る。

■シフト部（Ｃ）１１により、第１１図に示すごとく、 （ａ）ｍが偶数の場合はｄＯから始まる１６ビツトにた
いして、ｄＯからＲ３Ｎビットシフトした位置のパター
ンを８ビット読込みデータとして生成する。

（ｂ）ｍが奇数の場合はｄ８から始まる１６ビツトにた
いして、ｄ８からＲ３Ｎビットシフトした位置のパター
ンを８ビット読込みデータとして生成する。

■■で生成した読込みデータをデータバッファ１５を介
してＣＰＵ１００に送出する。

以上により第９図および第１１図に示すように、ＣＰＵ
１００が実バイトアドレスｍから読込むパターンが、語
境界に対してシフトしている場合でも、読込みパターン
が実バイトアドレスｍおよびｍ＋ｌから同時に読込まれ
る。これにより、従来第１５図のように実バイトアドレ
スｍとｍ＋ｌに対して２回に分けて読込む動作が１回で
済むようになり、読込み処理の高速化が回前となり、読
込み位置によらず同一速度が得られるようになる。

以上の読込み動作と、前述の書込み動作により表示画面
上での表示の移動や、グラフィックメモリ１０５．１０
６内に格納しであるパターンのデータの表示処理の高速
化が可能となる。

次にグラフィックメモリ１０５．１０６の一部をＣＰＵ
１００のデータエリヤとして用いる時の動作について説
明する。ＣＰＵ１００のデータエリヤとしてグラフィッ
クメモリ１０５，１０６を用Ｉ／９る場合、ＣＰＵ１０
０のデータを語境界に対しシフ）ｆｆｌを０にして、読
出しや書込み動作を行なわなくてはならない。この場合
ＣＰＵ１００は、制御データラッチ（Ａ）６内の制御値
ＤＣを１、ＶＳＯを１、ＤＴＯをＯ，ＶＳＩをＯ，ＤＴ
Ｉを１になるよう制御データラッチ（Ａ）６にデータ豪
書込む。これにより、グラフィックメモ１月０５゜１０
６はＣＰＵＩＱＧからみて、第４図に示すように領域０
と領域１の２つの領域に分割される。

領域０は縦方向にアドレスが増加し、かつ前述のデータ
シフト合成処理を行なう領域となり、領域１は横方向に
アドレスが増加し、かつ前述のデータシフト合成処理を
行なわずデータがスルーされる領域となる。ＣＰＵ１０
０が領域１に対してアクセスすると、ＣＰＵデータスル
ー信号発生器８がＣＰＵ１００のアドレス信号ＡＯ−Ａ
１６より、該ｃ　Ｐ　Ｕアクセスが領域１に対するもの
であることを検出し、制御データラッチ（Ｂ）１６に対
してＣＰＵデータスルー信号を送出する。制御データラ
ッチ（Ｂ）１６は、該データスルー信号により該制御デ
ータラッチ（Ｂ）１６から出力している値ＦＣ，ＤＮ、
Ｒ３Ｎ、ＷＳＮ、ＷＮを強制的に各々シフト量をＯとし
、合成は行なわずＣＰＵ１００のデータをそのまま入出
力する値とし、出力する。これにより、領域１に対する
ＣＰＵ１００のアクセスは、そのデータに何の影響を受
けることがなくなるため、領域１をデータエリヤとして
使用可能となり、グラフィックメモリ１０５゜１０６の
有効活用が可能となる。

〔発明の効果〕

以上詳述してきたように本発明を用いると周辺制御回路
によって、グラフィックメモリへ、該グラフィックメモ
リのデータ処理単位である語の境界を越えてシフトした
データを害込む際でも、語境界と一致した場合と同一速
度での処理が可能なようになり、書込み処理を高速化す
ることができる。

【図面の簡単な説明】

第１図は本発明になる周辺制御回路のブロック図、第２
図は本発明になる表示装置のブロック図、第３図は周辺
制御回路がグラフィックメモリへアクセスする時の各々
の動作を説明するタイミング図、第４図はグラフィック
メモリの領域分割を説明するための説明図、第５図は本
発明になるアドレス変換器の動作を説明するためのアド
レス変換対応テーブルの説明図、第６図は本発明になる
アドレス変換器のブロック図、第７図は本発明になるア
ドレス変換器の変換動作によるアドレス変換説明図、第
８図は文字パターンの説明図、第９図はパターンの読出
し位置の説明図、第１０図はパターンの書込み位置の説
明図、第１１図はシフト部（Ｃ）の動作の説明図、第１
２図はシフト部（Ａ）の動作の説明図、第１３図はシフ
ト部（Ｂ）の動作の説明図、第１４図は書込みデータ合
成部の動作の説明図、第１５図は従来の方式によるデー
タの書込み方式の説明図、第１６図は本発明になるデー
タの書込み方式の説明図である。 １・・・・・・制御信号発生回路、２・・・・・・アド
レス変換器、３・・・・・・加算器、６・・・・・・制
御データラッチ（Ａ）、７・・・・・・ＣＰＵデータス
ルー信号発生器、８・・・・・・書込みドツト指示パタ
ーン発生器、９・・・・・・シフト部（Ａ）　、１０・
・・・・・シフト部（Ｂ）、１１・・・・・・シフト部
（Ｃ）　、１２・・・・・・書込みデータ合成部、１４
・・・・・・背景データラッチ、１６・・・・・・制御
データラッチ（Ｂ）、１０５・・・・・・偶数アドレス
グラフィックメモリ、１０６・・・・・・奇数アドレス
グラフイックメ第１図 第２図 第４図 第５図 第６図 第７図 上段　　：ｃｐｕｎｓアドレス 中ｉ２（）、’ＣＰＵＭＬ了Ｆｌｚス（Ａ）下ｔＱ［１
：ＣＰＬｌ液アドレス＋Ｂ）第８図 （ｌ）Ｍ　トｌ　　　　　　　　　　　　　　（ｌ　１
１１ト１　　　　　　　　　　　　　　（ｌ　１１１ト
１第９図 第１０図 第１１図 第１２図 第１３図 Ｉ　　ＯＦ仁罵遅唄Ｓ卯ニ 第１４図

Claims (1)

1. 【特許請求の範囲】 １、語単位の表示データおよび該表示データの転送位置
   を示す語アドレスを発生する表示データ転送手段と、語
   単位でアクセスされるグラフィックメモリと、該グラフ
   ィックメモリに書込まれた表示データを読出す読出し手
   段と、前記表示データ転送手段からの表示データの前記
   グラフイックメモリへの書込み位置をグラフィックメモ
   リの語境界からのビット数で指示する手段と、前記表示
   データ転送手段から前記グラフイックメモリへの表示デ
   ータ転送経路中に設けられ前記表示データ転送手段から
   の表示データを前記書込み位置情報に従つてシフトする
   データシフト手段と、このデータシフト手段から出力さ
   れた表示データを前記グラフィックメモリに書込む書込
   み手段と、これらを制御する制御信号発生手段とを備え
   た表示装置において、前記グラフィックメモリに独立し
   て同時にアクセスできる奇数語アドレスの表示データを
   格納する奇数アドレスメモリ部と、偶数語アドレスの表
   示データを格納する偶数アドレスメモリ部とを設け、前
   記書込み手段に前記データシフト手段から出力された表
   示データから前記奇数アドレスメモリ部への書込みデー
   タと前記偶数アドレスメモリ部への書込みデータを発生
   する書込みデータ発生手段と、前記表示データ転送手段
   から与えられた前記一方のメモリ部に対する語アドレス
   から該メモリ部に対するアクセスアドレスと他方のメモ
   リ部に対するアクセスアドレスを発生するアクセスアド
   レス発生手段とを設け、シフトによつて語境界を越えた
   表示データを他方のメモリ部に同時に書込むようにした
   ことを特徴とする表示装置。 ２、特許請求の範囲第１項において、前記データシフト
   手段は２語に相当するローテイトビット幅のデータロー
   テイタを備えたことを特徴とする表示装置。 ３、特許請求の範囲第１項において、前記書込み手段は
   、前記データシフト手段から出力された表示データと前
   記グラフィックメモリから読出された表示データを入力
   して書込みデータを発生するリードモデイファイライト
   手段を備えたことを特徴とする表示装置。