JPS6312176A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6312176A JPS6312176A JP15497686A JP15497686A JPS6312176A JP S6312176 A JPS6312176 A JP S6312176A JP 15497686 A JP15497686 A JP 15497686A JP 15497686 A JP15497686 A JP 15497686A JP S6312176 A JPS6312176 A JP S6312176A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel region
- source
- drain
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はＥＰＲＯＭ （Ｅｒａｍａｂｌｅ ＰＲＯＭ）
型の半導体装置に係わシ、特にアバランシェ圧入によシ
第１ゲート電極に電荷を蓄積してメモリ動作するＥＰＲ
ＯＭ型半導体装置に関する。
型の半導体装置に係わシ、特にアバランシェ圧入によシ
第１ゲート電極に電荷を蓄積してメモリ動作するＥＰＲ
ＯＭ型半導体装置に関する。
（従来の技術）
従来のＥＰＲＯＭ型トランジスタは、ソース、Ｙレイン
間のチャネル領域においてグー）Ｅ極とソース、ドレイ
ン領域間とは直角に交差しているが、このものにあって
は１回の書き込みに１００μｓｅｃ程度の時間が必要で
あり、動作速度の高速化のため、常に書き込み時間の短
縮化が望まれている。
間のチャネル領域においてグー）Ｅ極とソース、ドレイ
ン領域間とは直角に交差しているが、このものにあって
は１回の書き込みに１００μｓｅｃ程度の時間が必要で
あり、動作速度の高速化のため、常に書き込み時間の短
縮化が望まれている。
ところで最近のＥＦＲＯＭにおいては、動作速度の高速
化（曹き込み時間の短縮）の埋白により、半導体基板上
の第１のゲート絶縁膜である酸化絶縁膜及び第１導電体
層上の第２のゲート絶縁膜である酸化絶縁膜が薄膜化さ
れる傾向にある。ところがこのような半導体装置におい
ては、酸化絶縁膜の薄膜化を行なうと信頼性が低下する
という問題が生じる。この信頼性の低下とは、具体的に
は酸化膜破壊電圧の低下である。このような現象は、酸
化絶縁膜を薄膜化した場合第２ゲートとなる第２導電体
に電圧を印加すると、薄膜トランジスタの方が印加電圧
が同等であっても酸化絶縁膜に加わる電界が高くなるた
め、絶縁破壊を生じやすくなるという現象である。また
上記酸化絶縁膜の薄膜化に代わシ、誘電率の高い窒化膜
を用いる技術が検討されている。しかしこの技術を用い
ると、消去特性（消去時間）の著しい低下（遅くなる）
が生じるものである。
化（曹き込み時間の短縮）の埋白により、半導体基板上
の第１のゲート絶縁膜である酸化絶縁膜及び第１導電体
層上の第２のゲート絶縁膜である酸化絶縁膜が薄膜化さ
れる傾向にある。ところがこのような半導体装置におい
ては、酸化絶縁膜の薄膜化を行なうと信頼性が低下する
という問題が生じる。この信頼性の低下とは、具体的に
は酸化膜破壊電圧の低下である。このような現象は、酸
化絶縁膜を薄膜化した場合第２ゲートとなる第２導電体
に電圧を印加すると、薄膜トランジスタの方が印加電圧
が同等であっても酸化絶縁膜に加わる電界が高くなるた
め、絶縁破壊を生じやすくなるという現象である。また
上記酸化絶縁膜の薄膜化に代わシ、誘電率の高い窒化膜
を用いる技術が検討されている。しかしこの技術を用い
ると、消去特性（消去時間）の著しい低下（遅くなる）
が生じるものである。
（発明が解決しようとする問題点）
上記のように従来は、書き込み時間の短縮化、酸化絶縁
膜の薄膜化による信頼性の低下、窒化膜使用による消去
特性の低下等の問題があった。
膜の薄膜化による信頼性の低下、窒化膜使用による消去
特性の低下等の問題があった。
本発明は上記実情に鑑みてなされたもので、従来技術に
比べて書き込み時間を短縮することができ（誓き込み特
性の向上）、また窒化膜を用いる必要もないから消去特
性の低下（消去時間の遅ｆ′Ｌ）も見られず、またゲー
ト絶縁層の薄膜化も必要ないので信頼性も低下しないＥ
ＰＲＯＭ ｍの半導体装置を提供しようとするものであ
る。
比べて書き込み時間を短縮することができ（誓き込み特
性の向上）、また窒化膜を用いる必要もないから消去特
性の低下（消去時間の遅ｆ′Ｌ）も見られず、またゲー
ト絶縁層の薄膜化も必要ないので信頼性も低下しないＥ
ＰＲＯＭ ｍの半導体装置を提供しようとするものであ
る。
（問題点を解決するための手段と作用）本発明では、半
導体基板と、この基板内に設けられ素子分離領域によシ
他の領域と分離された素子領域と、その素子領域内で互
に分離して設けられた一対の不純物拡散領域をソース、
ドレイン領域とし、かつ前記素子領域上に設けられた第
１のゲート絶縁層及び第１のゲート導電体層と、その上
の第２ゲート絶縁層及び第２ゲート導電体層からなるゲ
ート電極を有するＥＰＲＯＭ ｍ ）ランリスタを具備
し、前記ソース、ドレイン領域間のチャネル領域におい
て前記ゲート電極とソース、ドレイン間領域を鋭角に交
差させるもので、チャネル領域の素子分離領域近傍での
アバランシェ現象の増大効果と、実質的なゲートチャネ
ル幅の増加によるアバランシェ注入の増大効果によシ、
誓き込み時間を短縮せしめるものである。
導体基板と、この基板内に設けられ素子分離領域によシ
他の領域と分離された素子領域と、その素子領域内で互
に分離して設けられた一対の不純物拡散領域をソース、
ドレイン領域とし、かつ前記素子領域上に設けられた第
１のゲート絶縁層及び第１のゲート導電体層と、その上
の第２ゲート絶縁層及び第２ゲート導電体層からなるゲ
ート電極を有するＥＰＲＯＭ ｍ ）ランリスタを具備
し、前記ソース、ドレイン領域間のチャネル領域におい
て前記ゲート電極とソース、ドレイン間領域を鋭角に交
差させるもので、チャネル領域の素子分離領域近傍での
アバランシェ現象の増大効果と、実質的なゲートチャネ
ル幅の増加によるアバランシェ注入の増大効果によシ、
誓き込み時間を短縮せしめるものである。
（実施例）
以下図面を参照して本発明の一笑雄側を説明する。第１
図は同実施例のＥＰＲＯＭ型半導体装置の／等ターン平
面図、第２図は第１図の■−■線に沿う断面図である。
図は同実施例のＥＰＲＯＭ型半導体装置の／等ターン平
面図、第２図は第１図の■−■線に沿う断面図である。
図において１は例、ｔばｐ Ｗ（１００）で比抵抗が３
０−錦のシリコン半導体基板である。
０−錦のシリコン半導体基板である。
この基板１には、膜厚が５０００Ｘ程度のフィールド絶
縁膜２より分離された素子領域３が形成され、この領域
３内の基板表面上には、ＮＪ不純物によりソース領域４
とドレイン領域５が形成される。
縁膜２より分離された素子領域３が形成され、この領域
３内の基板表面上には、ＮＪ不純物によりソース領域４
とドレイン領域５が形成される。
このソース領域４とドレイン領域５は、例えば約１．６
ＸＩＯｃｆｆｌ のＮ領域と、例えば約２刈０”ｃｍ−
’のＮ−領域６，７によシ形成される。上記ソース。
ＸＩＯｃｆｆｌ のＮ領域と、例えば約２刈０”ｃｍ−
’のＮ−領域６，７によシ形成される。上記ソース。
ドレイン間に形成されるチャネル領域１２上には、シリ
コンの熱酸化などの方法で例えば約５００Ｘ程度の第１
のゲート絶縁層８を形成し、その上に第１ゲート電極９
となる導電体（ここでは多結晶シリコン膜）を例えば約
４０００Ｘ形成する。更にその上に熱酸化などにより第
２ゲート絶縁膜１゜を例えば約７００Ｘ形成し、その上
に第２導電体Ｊｉｊｌｌｌを多結晶シリコン膜で約４０
００Ｘ形成する。
コンの熱酸化などの方法で例えば約５００Ｘ程度の第１
のゲート絶縁層８を形成し、その上に第１ゲート電極９
となる導電体（ここでは多結晶シリコン膜）を例えば約
４０００Ｘ形成する。更にその上に熱酸化などにより第
２ゲート絶縁膜１゜を例えば約７００Ｘ形成し、その上
に第２導電体Ｊｉｊｌｌｌを多結晶シリコン膜で約４０
００Ｘ形成する。
またフィールド絶縁膜２の下には、Ｐ型不純物としてボ
ロンがｌＸｌ０ ｃｍ 程度拡散さ九た反転防止Ｊ＠
１３が形成されている。この装置においては、ゲート電
極即ちチャネル領域１２が素子領域３の中心線に対し鋭
角に交差している。
ロンがｌＸｌ０ ｃｍ 程度拡散さ九た反転防止Ｊ＠
１３が形成されている。この装置においては、ゲート電
極即ちチャネル領域１２が素子領域３の中心線に対し鋭
角に交差している。
この半導体装置においては、第１図に示すようにチャネ
ル領域１２とンース、ドレイン間の素子領域３が鋭角に
交差している。これによりチャネル領域１２のフィール
ド絶縁膜２の近傍で、ドレイン領域５．７とチャネル領
域１２間の（図中に点線領域１３で示す）電界集中が生
じゃすくなシ。
ル領域１２とンース、ドレイン間の素子領域３が鋭角に
交差している。これによりチャネル領域１２のフィール
ド絶縁膜２の近傍で、ドレイン領域５．７とチャネル領
域１２間の（図中に点線領域１３で示す）電界集中が生
じゃすくなシ。
アバランシェ注入を利用して動作するＥＦＲＯＭでは有
利となる。また素子領域３上を通るゲート電極の側面長
も従来型に比べ増加するので、電荷が注入される領域が
増え、曹き込み特性向上へとつながる。即ちこれは、素
子領域３の幅が同等でもチャネル領域１２を斜めに形成
するため、実質的な実効チャネル幅が広くなることによ
シ、ドレイン電流を多く流すことができるためである。
利となる。また素子領域３上を通るゲート電極の側面長
も従来型に比べ増加するので、電荷が注入される領域が
増え、曹き込み特性向上へとつながる。即ちこれは、素
子領域３の幅が同等でもチャネル領域１２を斜めに形成
するため、実質的な実効チャネル幅が広くなることによ
シ、ドレイン電流を多く流すことができるためである。
このようにしてゲート絶縁膜が同等でも、従来型に比べ
ＥＰＲＯＭ型半導体装置の曹き込み特性を向上させるこ
とができ、実際に試作した本発明のＥＰＲＯＭ型半導体
装置では、同等の試作条件で形成した従来型ＥＰＲＯＭ
に比較して書き込み時間が約７０％程度以下となシ、曹
き込み時間の短縮が達成され友。
ＥＰＲＯＭ型半導体装置の曹き込み特性を向上させるこ
とができ、実際に試作した本発明のＥＰＲＯＭ型半導体
装置では、同等の試作条件で形成した従来型ＥＰＲＯＭ
に比較して書き込み時間が約７０％程度以下となシ、曹
き込み時間の短縮が達成され友。
［発明の効果コ
以上説明した如く本発明によ九ば、従来茂術に比べ書き
込み時間を短縮することができる（書き込み特性の向上
）。また前記従来技術のように望化膜を用いる必要もな
いから、消去特性の低下（消去時間の遅れ）も見られな
い、また七九と同様にゲート絶縁層の薄膜化も必要ない
ので、信頼性の点においても低下はないものである。
込み時間を短縮することができる（書き込み特性の向上
）。また前記従来技術のように望化膜を用いる必要もな
いから、消去特性の低下（消去時間の遅れ）も見られな
い、また七九と同様にゲート絶縁層の薄膜化も必要ない
ので、信頼性の点においても低下はないものである。
第１図は本発明の一実施例のパターン平面図、第２図は
その横断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・素子領域、４・・・ソース領域、５・・・ドレイ
ン領域、８・・・第１ ｆ −）絶縁膜、９・・・第１
導電体ノー（第１ケ゛−ト電極）、１０・・・第２ゲー
ト絶縁膜、１１・・・第２導電体層（第２ゲート電極）
、１２・・・チャネル領域、１３・・・アバランシェ注
入が増大するチャネル領域部。
その横断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・素子領域、４・・・ソース領域、５・・・ドレイ
ン領域、８・・・第１ ｆ −）絶縁膜、９・・・第１
導電体ノー（第１ケ゛−ト電極）、１０・・・第２ゲー
ト絶縁膜、１１・・・第２導電体層（第２ゲート電極）
、１２・・・チャネル領域、１３・・・アバランシェ注
入が増大するチャネル領域部。
Claims (1)
- 半導体基板上に互に対向してソース、ドレイン領域を設
け、これら領域間のチャネル領域上に第１ゲート絶縁層
、該層上に第１ゲート用導電体層、該層上に第１ゲート
絶縁層、該層上に第２ゲート用導電体層を設けてなり、
前記各ゲート用導電体層の中心線と前記ソース、ドレイ
ン領域間を結ぶ中心線とが鋭角で交差することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15497686A JPS6312176A (ja) | 1986-07-03 | 1986-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15497686A JPS6312176A (ja) | 1986-07-03 | 1986-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6312176A true JPS6312176A (ja) | 1988-01-19 |
Family
ID=15595992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15497686A Pending JPS6312176A (ja) | 1986-07-03 | 1986-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6312176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016852A1 (en) * | 1995-10-30 | 1997-05-09 | Advanced Micro Devices, Inc. | A semiconductor circuit including non-esd transistors with reduced degradation due to an impurity implant and method for making same |
| JPH09321256A (ja) * | 1996-02-27 | 1997-12-12 | Hyundai Electron Ind Co Ltd | メモリセルアレー |
-
1986
- 1986-07-03 JP JP15497686A patent/JPS6312176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016852A1 (en) * | 1995-10-30 | 1997-05-09 | Advanced Micro Devices, Inc. | A semiconductor circuit including non-esd transistors with reduced degradation due to an impurity implant and method for making same |
| JPH09321256A (ja) * | 1996-02-27 | 1997-12-12 | Hyundai Electron Ind Co Ltd | メモリセルアレー |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0817235B2 (ja) | オフセットゲート構造トランジスタおよびその製造方法 | |
| JPS5998557A (ja) | Ｍｏｓトランジスタ | |
| US4115709A (en) | Gate controlled diode protection for drain of IGFET | |
| JPS59215767A (ja) | オン抵抗の低い絶縁ゲ−ト半導体デバイス | |
| KR970009054B1 (ko) | 평면구조 모스 트랜지스터 및 그 제조방법 | |
| US4484209A (en) | SOS Mosfet with thinned channel contact region | |
| JPH079981B2 (ja) | 電荷転送装置 | |
| KR940001505B1 (ko) | 반도체장치 | |
| US4063267A (en) | MNOS Memory device | |
| JPS6057673A (ja) | Ｍｏｓ型半導体装置 | |
| JPS62274775A (ja) | 半導体装置 | |
| JPS6345863A (ja) | 半導体不揮発性メモリ | |
| JPS6334975A (ja) | ゲ−ト誘導トンネルトランジスタ | |
| JP2642000B2 (ja) | Ｍｏｓ集積回路装置 | |
| KR100268905B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| JPH04326524A (ja) | 半導体装置の製造方法 | |
| JP2742230B2 (ja) | 半導体装置 | |
| JPS6325979A (ja) | 半導体集積回路装置 | |
| JPS59201463A (ja) | 半導体装置 | |
| JPS6346992B2 (ja) | ||
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JPS627710B2 (ja) | ||
| JPS5990960A (ja) | 電界効果トランジスタ | |
| CN115954388A (zh) | 半导体结构、存储设备以及半导体结构制备方法 | |
| JPH0330370A (ja) | Ｍｉｓ型半導体装置 |