JPS63123210A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPS63123210A JPS63123210A JP27009286A JP27009286A JPS63123210A JP S63123210 A JPS63123210 A JP S63123210A JP 27009286 A JP27009286 A JP 27009286A JP 27009286 A JP27009286 A JP 27009286A JP S63123210 A JPS63123210 A JP S63123210A
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- Japan
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- signal
- circuit
- delay
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は入力信号から不要周波数成分を除去して所望周
波数の信号を得る信号処理回路において、遅延回路とし
て超音波遅延線或いはシフトレジスタを用いて構成され
ているために大規模になってしまう従来回路の問題点を
解決するため、遅延回路を、入力信号と一定値との加減
算を行なう加減算回路と、加減算回路の出力振幅を一定
周期で補正して入力信号に対する遅延信号を得る回路と
にて構成し、これを入力に対して複数並列に設けたこと
により、 遅延回路に従来回路のような大規模な構成を必要としな
いで所望周波数成分の信号を得るようにしたものである
。
波数の信号を得る信号処理回路において、遅延回路とし
て超音波遅延線或いはシフトレジスタを用いて構成され
ているために大規模になってしまう従来回路の問題点を
解決するため、遅延回路を、入力信号と一定値との加減
算を行なう加減算回路と、加減算回路の出力振幅を一定
周期で補正して入力信号に対する遅延信号を得る回路と
にて構成し、これを入力に対して複数並列に設けたこと
により、 遅延回路に従来回路のような大規模な構成を必要としな
いで所望周波数成分の信号を得るようにしたものである
。
本発明は信号処理回路、特に、入力信号から所望周波数
成分の信号を取出す信号処理回路に関するもので、デジ
タルフィルタ及びアナログフィルタ等に適用される。
成分の信号を取出す信号処理回路に関するもので、デジ
タルフィルタ及びアナログフィルタ等に適用される。
遅延信号を得る従来回路としては、例えば超音波遅延線
等を用いたアナログ系信号処理回路、フリップフロップ
によるシフトレジスタ等を用いたデジタル系信号処理回
路が知られている。
等を用いたアナログ系信号処理回路、フリップフロップ
によるシフトレジスタ等を用いたデジタル系信号処理回
路が知られている。
上記超音波遅延線を用いた従来回路は形状が大きく、コ
ンパクトに構成し得ない問題点があった。
ンパクトに構成し得ない問題点があった。
一方、上記シフトレジスタを用いた従来回路では、第７
図に示ず如く、入力信号■ｉに対して例えば遅延量（ｉ
３ ｉｏ）の信号ＶＯ３を得るにはフリップ７０ツブを
３段、同様にして、入力信号Ｖｉに対して例えば遅延！
（ｊｓ ｊｏ）の信号Ｖｏｓを１りるにはフリップフ
ロップを５段夫々用いる必要があり、回路規模が大きく
なり、このものもコンパクトに構成し得ない問題点があ
った。
図に示ず如く、入力信号■ｉに対して例えば遅延量（ｉ
３ ｉｏ）の信号ＶＯ３を得るにはフリップ７０ツブを
３段、同様にして、入力信号Ｖｉに対して例えば遅延！
（ｊｓ ｊｏ）の信号Ｖｏｓを１りるにはフリップフ
ロップを５段夫々用いる必要があり、回路規模が大きく
なり、このものもコンパクトに構成し得ない問題点があ
った。
（問題点を解決するための手段）
第１図は本発明回路の原理ブロック図を示す。
同図中、４は遅延量ｄｉに対応した一定値αｉを発生す
る一定値発生回路、２は入力信号Ｖｉ（ｔ）の１／２周
期毎に、入力信号Ｖｉ（ｔ）から一定値αｉを減算及び
入力信号Ｖｉ（ｔ）に一定値αｉを加算する加減算回路
、６は加減算回路２の出力を、入力信号Ｖ １（ｔ）の
１／２周期毎に遅延量ｄｉに応じた期間振幅補正して入
力信号Ｖｉ（ｔ）の振幅と対応した振幅の出力信号Ｖｏ
（ｔ）を得る振幅補正回路であり、これらにて構成さ
れた遅延回路を入力に対して複数個並列に接続して遅延
手段（１０，１１゜１２）とし、１３は遅延手段の出力
と入力信号とを演算して入力信号から所定周波数成分の
信号を取出す演算手段である。
る一定値発生回路、２は入力信号Ｖｉ（ｔ）の１／２周
期毎に、入力信号Ｖｉ（ｔ）から一定値αｉを減算及び
入力信号Ｖｉ（ｔ）に一定値αｉを加算する加減算回路
、６は加減算回路２の出力を、入力信号Ｖ １（ｔ）の
１／２周期毎に遅延量ｄｉに応じた期間振幅補正して入
力信号Ｖｉ（ｔ）の振幅と対応した振幅の出力信号Ｖｏ
（ｔ）を得る振幅補正回路であり、これらにて構成さ
れた遅延回路を入力に対して複数個並列に接続して遅延
手段（１０，１１゜１２）とし、１３は遅延手段の出力
と入力信号とを演算して入力信号から所定周波数成分の
信号を取出す演算手段である。
入力信号Ｖｉ（ｔ）に一定値αｉを１／２周期毎に加減
算し、かつ、これを１／２周期毎に振幅補正することに
より、夫々異なる所定遅延か遅延された信号を得る遅延
回路を複数個並列に接続し、これらの回路の各出力と入
力信号とを演算することにより所定周波数成分の信号を
得る。
算し、かつ、これを１／２周期毎に振幅補正することに
より、夫々異なる所定遅延か遅延された信号を得る遅延
回路を複数個並列に接続し、これらの回路の各出力と入
力信号とを演算することにより所定周波数成分の信号を
得る。
第２図は本発明回路の一実施例の具体的ブロック図を示
す。以下、扱う信号は例えばデジタル信号とするが、デ
ジタル信号のままでは波形が分りにくいのでアナログ信
号波形を用いて説明する。
す。以下、扱う信号は例えばデジタル信号とするが、デ
ジタル信号のままでは波形が分りにくいのでアナログ信
号波形を用いて説明する。
同図において、１０，１１．１２は夫々異なる遅延ｍを
もつ遅延回路で、第１図に示す如く、加減算回路２．一
定値発生回路４．振幅補正回路６にて構成されており、
入力に対して並列に設けられている。入力及び各遅延回
路１０．１１．１２の出力は演算回路１３に供給され、
ここで種々演算されて不要周波数成分を除去されて取出
される。
もつ遅延回路で、第１図に示す如く、加減算回路２．一
定値発生回路４．振幅補正回路６にて構成されており、
入力に対して並列に設けられている。入力及び各遅延回
路１０．１１．１２の出力は演算回路１３に供給され、
ここで種々演算されて不要周波数成分を除去されて取出
される。
ここで、第２図中、遅延回路１０．１１．１２について
説明する。第３図はこれら遅延回路１個分の回路図を示
す。端子１に入来した例えば三角波状入力信号ＱＯ〜Ｑ
７（第４図（Ａ）の実線）は加減算回路２に供給される
一方、端子３に入来したタイミング信号５Ｃ（Ｑ）（第
４図（Ｃ））と逆極性の加減算タイミング信号ＳＣ（σ
）は加減ｎ回路２及び一定値発生回路４に供給される。
説明する。第３図はこれら遅延回路１個分の回路図を示
す。端子１に入来した例えば三角波状入力信号ＱＯ〜Ｑ
７（第４図（Ａ）の実線）は加減算回路２に供給される
一方、端子３に入来したタイミング信号５Ｃ（Ｑ）（第
４図（Ｃ））と逆極性の加減算タイミング信号ＳＣ（σ
）は加減ｎ回路２及び一定値発生回路４に供給される。
タイミング信号ＳＣ（σ）は所望の遅延日に応じたタイ
ミングを有し、一定値発生回路４に供給されてここで後
述の一定値αｉが得られる。一定値αｉは加減算回路２
に供給される。加減算回路２において、入力信号ＱＯ−
０７、一定値αｉはタイミング信号ＳＣ（σ）のタイミ
ングに応じて加減算され、第４図（Ｂ）の実線に示す信
号ＳＯ〜Ｓ７が取出される。即ち、タイミング信号５Ｃ
（Ｑ）（第４図（Ｃ））のＬレベル期間減算が行なわれ
る一方、その１ルーベル期間加算が行なわれる。信号Ｓ
Ｏ〜Ｓ７は入力信号ＱＯ−０７の最大値点及び最小値点
から遅延時間に応じた期間波形が歪む信号であり、その
歪値は（０＋Ｘ）及び（（最大値Ｍ）−ｘ）である。
ミングを有し、一定値発生回路４に供給されてここで後
述の一定値αｉが得られる。一定値αｉは加減算回路２
に供給される。加減算回路２において、入力信号ＱＯ−
０７、一定値αｉはタイミング信号ＳＣ（σ）のタイミ
ングに応じて加減算され、第４図（Ｂ）の実線に示す信
号ＳＯ〜Ｓ７が取出される。即ち、タイミング信号５Ｃ
（Ｑ）（第４図（Ｃ））のＬレベル期間減算が行なわれ
る一方、その１ルーベル期間加算が行なわれる。信号Ｓ
Ｏ〜Ｓ７は入力信号ＱＯ−０７の最大値点及び最小値点
から遅延時間に応じた期間波形が歪む信号であり、その
歪値は（０＋Ｘ）及び（（最大値Ｍ）−ｘ）である。
加減算回路２から取出されたタイミング信＠５０１（同
図（Ｄ））は前記所望の遅延量に応じたタイミングを有
し、端子３に入来したタイミング信号５Ｃ（Ｑ）（同図
（Ｃ））と共にタイミング信号発生回路５に供給され、
タイミング信号５Ｃ２（同図（Ｅ））とされる。
図（Ｄ））は前記所望の遅延量に応じたタイミングを有
し、端子３に入来したタイミング信号５Ｃ（Ｑ）（同図
（Ｃ））と共にタイミング信号発生回路５に供給され、
タイミング信号５Ｃ２（同図（Ｅ））とされる。
加減算回路２から取出された信号５ｏ−３７（同図（Ｂ
））、タイミング信号発生回路５から取出されたタイミ
ング信号ＳＣ２（同図（Ｅ））は振幅補正回路６に供給
され、タイミング信号ＳＣ２のタイミングに従って信号
５ｏ−８７が種々加減算される。即ち、信号Ｓｏ”Ｓｙ
はタイミング信号ＳＣ２のＬレベル期間においてそのま
ま取出される一方、Ｈレベル期間ｔ＋において（（最大
値Ｍ）−（歪値ｘ））の値（同図（Ｂ）中破線）とされ
、又、次のＨレベル期間ｔ２において（Ｏ＋Ｘ）の値（
同図（Ｂ）中破線）とされ、これが繰返される。
））、タイミング信号発生回路５から取出されたタイミ
ング信号ＳＣ２（同図（Ｅ））は振幅補正回路６に供給
され、タイミング信号ＳＣ２のタイミングに従って信号
５ｏ−８７が種々加減算される。即ち、信号Ｓｏ”Ｓｙ
はタイミング信号ＳＣ２のＬレベル期間においてそのま
ま取出される一方、Ｈレベル期間ｔ＋において（（最大
値Ｍ）−（歪値ｘ））の値（同図（Ｂ）中破線）とされ
、又、次のＨレベル期間ｔ２において（Ｏ＋Ｘ）の値（
同図（Ｂ）中破線）とされ、これが繰返される。
このように、信号Ｓｏ”−８ｙ＜同図（Ｂ）中実線）は
振幅補正回路６においてその最大値点及び最小値点から
所定期間ｔ＋ 、ｊｚの波形を破線に示す如く補正され
、信号ＳＳＯ〜Ｓ８７として取出される。
振幅補正回路６においてその最大値点及び最小値点から
所定期間ｔ＋ 、ｊｚの波形を破線に示す如く補正され
、信号ＳＳＯ〜Ｓ８７として取出される。
信号ＳＳＯ〜ＳＳ７は振幅調整回路７に供給され、調整
信号発生回路８からの信号ＯＦ（同図（Ｆ））及び信号
ＬＪＦ（同図（Ｇ））のタイミングにより最大値及び最
小値の各振幅を調整され、端子９より遅延信号ＤＱＯ−
ＤＱ７ （同図（Ａ）の破線）として取出される。信号
ＯＦ、ＵＦは調整信号発生回路８において、加減算回路
２から取出されるタイミング信号ＳＣ１（同図（Ｄ）〉
のタイミングに対応して作られる。
信号発生回路８からの信号ＯＦ（同図（Ｆ））及び信号
ＬＪＦ（同図（Ｇ））のタイミングにより最大値及び最
小値の各振幅を調整され、端子９より遅延信号ＤＱＯ−
ＤＱ７ （同図（Ａ）の破線）として取出される。信号
ＯＦ、ＵＦは調整信号発生回路８において、加減算回路
２から取出されるタイミング信号ＳＣ１（同図（Ｄ）〉
のタイミングに対応して作られる。
このように、入力信＠ＱＯ−０７（同図（Ａ）の実線）
は一定値αｉを加減算され、かつ、１ｙ２周期毎に遅延
量ｄｉに応じた期間振幅を補正されることにより、所定
ｍ遅延された信号ＤＱＯ〜ＤＱ７ （ｆｉｉ１図（Ｂ）
の破線）として取出される。
は一定値αｉを加減算され、かつ、１ｙ２周期毎に遅延
量ｄｉに応じた期間振幅を補正されることにより、所定
ｍ遅延された信号ＤＱＯ〜ＤＱ７ （ｆｉｉ１図（Ｂ）
の破線）として取出される。
つまり、超音波遅延線やシフトレジスタ等の大規模な回
路を用いないでも、入力信号ＱＯ−０７に一定値αｉを
所定周期を以て加減算し、その後波形補正するだけで遅
延信号ＤＱＯ−ＤＱ７を得ることができる。
路を用いないでも、入力信号ＱＯ−０７に一定値αｉを
所定周期を以て加減算し、その後波形補正するだけで遅
延信号ＤＱＯ−ＤＱ７を得ることができる。
ここで、入力信号と遅延量及び周期との関係について考
えてみる。第６図（Ｄ）に示すサンプリングタイミング
（第３図中、調整信号発生回路８のクロックＣＫと同一
のもの）による例えば第６図（Ａ）〜（Ｃ）の実線に示
す入力信号波形について、その夫々の遅延後の波形を考
える。例えば第６図（Ａ）において、入力信号をＶｉ（
ｔ）、その波高値をｖｌ、遅延時間をｄ１２周期をＴ＋
、遅延後の信号をＶ（ｔ−ｄｉ）とすると、Ｉ Ｖ（ｔ−ｄｉ） ＝Ｖｉ（ｔ）−（±ｖｉ ／ （Ｔｉ ／２）） ・ｄ
＋となる。一般に、 ’Ｊ（ｔ−ｄｉ） ｄｉ ＝ Ｖ １（ｔ）−（±ｖｉ ／ （Ｔｉ ／２））・
ｄ１＝ Ｖ １（ｔ）±２ｖｉ ・（ｄ＋ ／Ｔｉ）
となる。ここに、２■ｉ ・（ｄ＋／Ｔり＝αｉとおく
と、 Ｖ（ｔ−ｄｉ） ＝ Ｖ １（ｔ）±αｉ（１） となる。αｉは前述の一定値であり、第３図中加減算回
路２において入力信号に加算、或いは入力信号から減算
する値である。
えてみる。第６図（Ｄ）に示すサンプリングタイミング
（第３図中、調整信号発生回路８のクロックＣＫと同一
のもの）による例えば第６図（Ａ）〜（Ｃ）の実線に示
す入力信号波形について、その夫々の遅延後の波形を考
える。例えば第６図（Ａ）において、入力信号をＶｉ（
ｔ）、その波高値をｖｌ、遅延時間をｄ１２周期をＴ＋
、遅延後の信号をＶ（ｔ−ｄｉ）とすると、Ｉ Ｖ（ｔ−ｄｉ） ＝Ｖｉ（ｔ）−（±ｖｉ ／ （Ｔｉ ／２）） ・ｄ
＋となる。一般に、 ’Ｊ（ｔ−ｄｉ） ｄｉ ＝ Ｖ １（ｔ）−（±ｖｉ ／ （Ｔｉ ／２））・
ｄ１＝ Ｖ １（ｔ）±２ｖｉ ・（ｄ＋ ／Ｔｉ）
となる。ここに、２■ｉ ・（ｄ＋／Ｔり＝αｉとおく
と、 Ｖ（ｔ−ｄｉ） ＝ Ｖ １（ｔ）±αｉ（１） となる。αｉは前述の一定値であり、第３図中加減算回
路２において入力信号に加算、或いは入力信号から減算
する値である。
第６図（Ｂ）、（Ｃ）に示す入力信号Ｖ２ （ｔ） 。
Ｖ３（ｊ）についても上記（１）式を適用でき、夫々の
遅延時間ｄ２．ｄ３に応じた遅延信号■ｄ２（ｔ−ｄｚ
＞、 Ｖ （ｔ−ｄ３）を得ることができる。
遅延時間ｄ２．ｄ３に応じた遅延信号■ｄ２（ｔ−ｄｚ
＞、 Ｖ （ｔ−ｄ３）を得ることができる。
上記（１）式において、一定値αｉを一定とおいた場合
、入力信号Ｖｉ（ｔ）の周期Ｔｉが変化したとすると（
第６図（Ａ）〜（Ｃ）に示す各入力信号Ｖ’＋ （ｔ）
、 Ｖ２ （ｔ） 、 Ｖ３ （ｔ） ）、ａ： ＝
２ｖｉ −（ｄｉ ／Ｔｉ）のうち、ｖｉは一定であ
り、周期１−ｉ及び遅延時間ｄｉが夫々比例して変化す
ることになる。
、入力信号Ｖｉ（ｔ）の周期Ｔｉが変化したとすると（
第６図（Ａ）〜（Ｃ）に示す各入力信号Ｖ’＋ （ｔ）
、 Ｖ２ （ｔ） 、 Ｖ３ （ｔ） ）、ａ： ＝
２ｖｉ −（ｄｉ ／Ｔｉ）のうち、ｖｉは一定であ
り、周期１−ｉ及び遅延時間ｄｉが夫々比例して変化す
ることになる。
即ち、第６図（Ａ）〜（Ｃ）において、一定値αｉとお
くと、入力信号Ｖｉ（ｔ）の周期（Ｔｉ）に応じた遅延
時間ｄｉをもつ出力信号ｖｄｉ （ｔ−ｄｉ）を得る
ことができる。従って、周波数の異なった入力信号をそ
の周波数に対応した遅延間を以て遅延せしめる際、従来
の回路ではシフトレジスタの段数を変更したり、又は、
クロック周波数を変更しなければならなかったが、本発
明ではこのような操作を全く必要としない。
くと、入力信号Ｖｉ（ｔ）の周期（Ｔｉ）に応じた遅延
時間ｄｉをもつ出力信号ｖｄｉ （ｔ−ｄｉ）を得る
ことができる。従って、周波数の異なった入力信号をそ
の周波数に対応した遅延間を以て遅延せしめる際、従来
の回路ではシフトレジスタの段数を変更したり、又は、
クロック周波数を変更しなければならなかったが、本発
明ではこのような操作を全く必要としない。
第２図に示すブロック図に戻る。遅延回路１０゜１１．
１２の各遅延量ｄｘ、ｄ、、ｄ２は第３図中、一定値発
生回路４の一定値αｉの値を夫々設定して作られる。こ
の場合、第３図中、信号５Ｃ（Ｑ）、ＳＣ（σ）は共通
で、一定値発生回路４のエクスクルシブオアゲートの１
ルベル入力、Ｌレベル入力の端子の組合せを変更するだ
けで種々のαｉを得ることができる。入力信号×（第５
図）は遅延回路１０で遅延１ｄｘを以て遅延されて信号
ａ（第５図）とされ、遅延回路１１で遅延量ｄｙを以て
遅延されて信号ｂ（第５図）とされ、遅延回路１２で遅
延１ｄ２を以て遅延されて信号Ｃ（第５図）とされる。
１２の各遅延量ｄｘ、ｄ、、ｄ２は第３図中、一定値発
生回路４の一定値αｉの値を夫々設定して作られる。こ
の場合、第３図中、信号５Ｃ（Ｑ）、ＳＣ（σ）は共通
で、一定値発生回路４のエクスクルシブオアゲートの１
ルベル入力、Ｌレベル入力の端子の組合せを変更するだ
けで種々のαｉを得ることができる。入力信号×（第５
図）は遅延回路１０で遅延１ｄｘを以て遅延されて信号
ａ（第５図）とされ、遅延回路１１で遅延量ｄｙを以て
遅延されて信号ｂ（第５図）とされ、遅延回路１２で遅
延１ｄ２を以て遅延されて信号Ｃ（第５図）とされる。
信号ａ、ｂは演算回路１３の加算器１４゜１／２減衰器
１５に供給されて演算されて信号ｅ（第５図）とされ、
信号Ｃ及び入力信号Ｘは演算回路１３の加算器１６．１
／２減衰器１７に供給されて演算されて信号ｆ（第５図
）とされる。信号ｅ、ｆは加算器１８．１／２減衰器１
９に供給されて８１！算されて信号Ｙとされ、出力され
る。
１５に供給されて演算されて信号ｅ（第５図）とされ、
信号Ｃ及び入力信号Ｘは演算回路１３の加算器１６．１
／２減衰器１７に供給されて演算されて信号ｆ（第５図
）とされる。信号ｅ、ｆは加算器１８．１／２減衰器１
９に供給されて８１！算されて信号Ｙとされ、出力され
る。
三角波入力信号Ｘはその性質から、一般に、Ｘ（ｔ）
−Ａ＋ ｃｏｓω、） ｔ −１−Ａ ３ ＣＯ３３
ω、１＋Ａｓｃｏｓ５ω、 １ ＋・・・ なる奇数倍の高調波成分を含む。本発明では、入力信号
Ｘは不要周波数成分である高調波を除去され、略正弦波
状の出力信号Ｙとして取出される。
−Ａ＋ ｃｏｓω、） ｔ −１−Ａ ３ ＣＯ３３
ω、１＋Ａｓｃｏｓ５ω、 １ ＋・・・ なる奇数倍の高調波成分を含む。本発明では、入力信号
Ｘは不要周波数成分である高調波を除去され、略正弦波
状の出力信号Ｙとして取出される。
この場合、遅延回路１０．１１．１２の各遅延量は入力
信号の周波数に応じて可変され、除去する周波数は入力
信号の周波数に追従し、入力信号の周波数特性に応じた
周波数特性を有する出力信号を得ることができる。
信号の周波数に応じて可変され、除去する周波数は入力
信号の周波数に追従し、入力信号の周波数特性に応じた
周波数特性を有する出力信号を得ることができる。
なお、遅延回路の段数は上記実施例のように３段に限定
されるものではなく、得ようとする周波数特性に応じて
適宜設定する。
されるものではなく、得ようとする周波数特性に応じて
適宜設定する。
本発明回路によれば、入力信号を一定値と加減算し、そ
の後これを振幅補正する遅延回路を並列に接続するだけ
で所定周波数信号を得ることができ、これにより、遅延
回路として超音波遅延線やシフトレジスタ等を用いた従
来回路に比して回路を簡単に、安価に構成し得、特に、
入力信号の周波数に追従した周波数特性をもった信号を
得ることができるので、例えばシフトレジスタの段数又
はクロック周波数を変更する等の操作を全く必要としな
いで所定周波数信号を得ることができる等の特長を有す
る。
の後これを振幅補正する遅延回路を並列に接続するだけ
で所定周波数信号を得ることができ、これにより、遅延
回路として超音波遅延線やシフトレジスタ等を用いた従
来回路に比して回路を簡単に、安価に構成し得、特に、
入力信号の周波数に追従した周波数特性をもった信号を
得ることができるので、例えばシフトレジスタの段数又
はクロック周波数を変更する等の操作を全く必要としな
いで所定周波数信号を得ることができる等の特長を有す
る。
第１図は本発明回路の原理ブロック図、第２図は本発明
回路の具体的ブロック図、第３図は本発明回路の一実施
例の要部の回路図、第４図は第３図に示す回路の信号の
タイミングチャート、 第５図は第２図に示すブロック図の信号タイミングチャ
ート、 第６図は入力信号と遅延量及び周期との関係を示す図、 第７図はシフトレジスタの段数を説明する図である。 図において、 １は信号入力端子、 ２は加減算回路、 ３はタイミング信号入力端子、 ４は一定値発生回路、 ５はタイミング信号発生回路、 ６は振幅補正回路、 ７は振幅調整回路、 ８は調整信号発生回路、 ９は出力端子、 １０．１１．１２は遅延回路、 １３は演算回路、 １４．１６．１８は加算器、 １５．１７．１９は１／２減衰器である。 水発用回實しリ漿罰しフ″ロ９２図 窮１図 第２図 く の
回路の具体的ブロック図、第３図は本発明回路の一実施
例の要部の回路図、第４図は第３図に示す回路の信号の
タイミングチャート、 第５図は第２図に示すブロック図の信号タイミングチャ
ート、 第６図は入力信号と遅延量及び周期との関係を示す図、 第７図はシフトレジスタの段数を説明する図である。 図において、 １は信号入力端子、 ２は加減算回路、 ３はタイミング信号入力端子、 ４は一定値発生回路、 ５はタイミング信号発生回路、 ６は振幅補正回路、 ７は振幅調整回路、 ８は調整信号発生回路、 ９は出力端子、 １０．１１．１２は遅延回路、 １３は演算回路、 １４．１６．１８は加算器、 １５．１７．１９は１／２減衰器である。 水発用回實しリ漿罰しフ″ロ９２図 窮１図 第２図 く の
Claims (1)
- 【特許請求の範囲】 入力信号（Ｖｉ（ｔ））から所定周波数成分の信号をろ
波する機能をもつ信号処理回路において、所定遅延量（
ｄｉ）に対応した一定値（αｉ）を発生する一定値発生
回路（４）と、上記入力信号（Ｖｉ（ｔ））の１／２周
期毎に、上記入力信号（Ｖｉ（ｔ））から上記一定値（
αｉ）を減算及び上記入力信号（Ｖｉ（ｔ））に上記一
定値（αｉ）を加算する加減算回路（２）と、該加減算
回路（２）の出力を、上記入力信号（Ｖｉ（ｔ））の１
／２周期毎に上記遅延量（ｄｉ）に応じた期間振幅補正
して上記入力信号（Ｖｉ（ｔ））の振幅と対応した振幅
の出力信号（Ｖ＿０（ｔ））を得る振幅補正回路（６）
とよりなる遅延回路を、入力に対して複数個並列に接続
された遅延手段（１０、１１、１２）と、 該遅延手段（１０、１１、１２）の出力と上記入力信号
（Ｖｉ（ｔ））とを演算して上記入力信号（Ｖｉ（ｔ）
）から所定周波数成分の信号を取出す演算手段（１３）
とよりなることを特徴とする信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009286A JPS63123210A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
| US07/119,451 US4811260A (en) | 1986-11-13 | 1987-11-10 | Signal processing circuit |
| EP87402560A EP0268532B1 (en) | 1986-11-13 | 1987-11-12 | Signal processing circuit |
| DE3751088T DE3751088T2 (de) | 1986-11-13 | 1987-11-12 | Signalverarbeitungseinrichtung. |
| KR1019870012814A KR900008364B1 (ko) | 1986-11-13 | 1987-11-13 | 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009286A JPS63123210A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123210A true JPS63123210A (ja) | 1988-05-27 |
| JPH0322091B2 JPH0322091B2 (ja) | 1991-03-26 |
Family
ID=17481417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27009286A Granted JPS63123210A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123210A (ja) |
-
1986
- 1986-11-13 JP JP27009286A patent/JPS63123210A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322091B2 (ja) | 1991-03-26 |
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