JPS63128659A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63128659A JPS63128659A JP61274765A JP27476586A JPS63128659A JP S63128659 A JPS63128659 A JP S63128659A JP 61274765 A JP61274765 A JP 61274765A JP 27476586 A JP27476586 A JP 27476586A JP S63128659 A JPS63128659 A JP S63128659A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- drain
- source
- boundary
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置特に相補型半導体装置に於いて、Ｐ
チャンネルとＮチャンネルの境界近傍の部分の縮小化に
関する。
チャンネルとＮチャンネルの境界近傍の部分の縮小化に
関する。
本発明は両チャンネルの基板不純物濃度を比較し、該ｆ
ｌｋＫの高い方のチャンネルにつき１両チャンネルの境
界から該濃度の高い方のチャンネルのソースおよびドレ
インまでの最小用＃Ｉｔ−他方より小さくシ、この部分
の縮小化することを目的とする。
ｌｋＫの高い方のチャンネルにつき１両チャンネルの境
界から該濃度の高い方のチャンネルのソースおよびドレ
インまでの最小用＃Ｉｔ−他方より小さくシ、この部分
の縮小化することを目的とする。
相補型半導体装置に於て、第２図（ａ）で示す様なＰチ
ャンネルのソースおよびドレインとにチャンネルのソー
スおよびドレインとの最小距ｊｌｌｉＩ、は、（１）ラ
ッチアップ耐量や（２）Ｎチャンネルのソースまたはド
レイン１０５とＰチャンネル基板領域１０２との間のリ
ーク、Ｐチャンネルのソースまたはドレイン１０４とＮ
チャンネル基板領域１０３との間のリークを抑える九め
にかなりマージンをもって大きくとられていた。
ャンネルのソースおよびドレインとにチャンネルのソー
スおよびドレインとの最小距ｊｌｌｉＩ、は、（１）ラ
ッチアップ耐量や（２）Ｎチャンネルのソースまたはド
レイン１０５とＰチャンネル基板領域１０２との間のリ
ーク、Ｐチャンネルのソースまたはドレイン１０４とＮ
チャンネル基板領域１０３との間のリークを抑える九め
にかなりマージンをもって大きくとられていた。
ここで１０１半導体基板１０２Ｐチャンネル基板領域、
１０２Ｎチャンネル基板領域、１０４Ｐチャンネルのソ
ース又はドレイン、１０５１１１チャンネルのソース又
はドレインである。しかし素子の微細化に並行しこの両
チャンネル間の距離りも縮小しなくてはならなくなり、
特に例を上げれば、完全ＣＭＯ８ＳＲＡＭ、ゲートアレ
ー等についてはその要求は、テングサイズやコストに大
きく影響されるので非常に大きい。
１０２Ｎチャンネル基板領域、１０４Ｐチャンネルのソ
ース又はドレイン、１０５１１１チャンネルのソース又
はドレインである。しかし素子の微細化に並行しこの両
チャンネル間の距離りも縮小しなくてはならなくなり、
特に例を上げれば、完全ＣＭＯ８ＳＲＡＭ、ゲートアレ
ー等についてはその要求は、テングサイズやコストに大
きく影響されるので非常に大きい。
かかる状況に於いて前出の（１１，（２）の２つの問題
点が顕在化できたが、（１）のランチアンプについては
基板電位のパターン的なとり方の工夫等で回避している
。
点が顕在化できたが、（１）のランチアンプについては
基板電位のパターン的なとり方の工夫等で回避している
。
一方の（２）のリークに関しては、発生の原因は仮りに
Ｎチャンネル基板領域１０３の濃度が、Ｐチャンネル基
板領域１０２の濃度より高いとすれば、散２図すに示す
様に相対的に基板領域の不純物濃度がＮチャンネル基板
領域の方が高いため両者の境界ＣがＮチャンネル基板領
域が熱処理中の拡散によシＣ′へ動いたため実効的なＰ
チャンネルのソースおよびドレインと該境界までの距離
Ｘが減少しｌになってしまいリークが発生した。
Ｎチャンネル基板領域１０３の濃度が、Ｐチャンネル基
板領域１０２の濃度より高いとすれば、散２図すに示す
様に相対的に基板領域の不純物濃度がＮチャンネル基板
領域の方が高いため両者の境界ＣがＮチャンネル基板領
域が熱処理中の拡散によシＣ′へ動いたため実効的なＰ
チャンネルのソースおよびドレインと該境界までの距離
Ｘが減少しｌになってしまいリークが発生した。
そこで本発明は以上の如く問題点を解決し、両チャンネ
ル間の境界の構造を変更することにより該境界部の微細
化をはかることを目的とする。
ル間の境界の構造を変更することにより該境界部の微細
化をはかることを目的とする。
本発明の相補型半導体装置は、両チャンネルの境界から
の各チャンネルのソースあるいはドレインの最小距離に
関し、各チャンネルの基板領域の濃度の高い方の該最小
距離を他方より小さくなっている構造ｔ−特徴とする。
の各チャンネルのソースあるいはドレインの最小距離に
関し、各チャンネルの基板領域の濃度の高い方の該最小
距離を他方より小さくなっている構造ｔ−特徴とする。
以下本発明の実施例に基づき詳細に説明する。
第１図（ａ）は本発明を示し要因で、Ｎチャンネルの基
板領域の濃度が高いと仮定し九ときのものである。この
ときｙＮは境界からＮチャンネルのソースおよびドレイ
ン２０５までの最小距離でｙＰは同じく境界からＰチャ
ンネルのソースおよびドレイン２０４までの最小距離で
ある。また２０１は半導体基板、２０２はＰチャンネル
の基板領域、２０３はＮチャンネルの基板領域、そこで
ｙＰ−ｙＮが境界から両チャンネルのソースとドレイン
２０５から２０４までの中心よりの変位量であシ、これ
を各チャンネルの基板領域２０２，２０５のｆＩｋ度の
差によシ変化させれば、該リーク現象が、各チャンネル
の基板領域の濃度差により熱拡散で境界が移動したこと
によシ発生したことを考えると、この問題が解決できる
ことがわかる。
板領域の濃度が高いと仮定し九ときのものである。この
ときｙＮは境界からＮチャンネルのソースおよびドレイ
ン２０５までの最小距離でｙＰは同じく境界からＰチャ
ンネルのソースおよびドレイン２０４までの最小距離で
ある。また２０１は半導体基板、２０２はＰチャンネル
の基板領域、２０３はＮチャンネルの基板領域、そこで
ｙＰ−ｙＮが境界から両チャンネルのソースとドレイン
２０５から２０４までの中心よりの変位量であシ、これ
を各チャンネルの基板領域２０２，２０５のｆＩｋ度の
差によシ変化させれば、該リーク現象が、各チャンネル
の基板領域の濃度差により熱拡散で境界が移動したこと
によシ発生したことを考えると、この問題が解決できる
ことがわかる。
ま光第１図（ａ）は基板２０１と同一導電型の基板領域
（Ｎ基板であれば１０２．Ｐ基板であれば１０３）の濃
度が基板２０１そのものの濃度より高い、いわゆるｔｕ
ｉｎ−ＷＥｉＯ方式のものであ゛るが、第１図すの様に
該同導電型の基板領域の濃度が基板２０１そのものと同
じ構造でも容易に実現できるのは言うまでもない。
（Ｎ基板であれば１０２．Ｐ基板であれば１０３）の濃
度が基板２０１そのものの濃度より高い、いわゆるｔｕ
ｉｎ−ＷＥｉＯ方式のものであ゛るが、第１図すの様に
該同導電型の基板領域の濃度が基板２０１そのものと同
じ構造でも容易に実現できるのは言うまでもない。
以上の様な構造をとることによυ、リークの発生がなく
両チャンネルの境界部分の微細化が可能となった。
両チャンネルの境界部分の微細化が可能となった。
またこのとき、プロセス上はマスクデーターのみの変更
でよいので特別なプロセスを追加する必侠はない。
でよいので特別なプロセスを追加する必侠はない。
本発明の効果は、相補型半導体装置の両チャンネルの境
界部分の構造を本発明のものを用いることによシ、特別
なプロセスを追加することなく容易にリークのない該境
界部分の微細化ができた。
界部分の構造を本発明のものを用いることによシ、特別
なプロセスを追加することなく容易にリークのない該境
界部分の微細化ができた。
第１図（ａ）全没（１））は本発明の実施例による半導
体装置の断面図。 第２図（ａ）主尺（ｂ）は従来構造を示す半導体装置の
断面図。 １０１．２ＣＭ・・・・・・半導体基板１０２．２０２
・・・・・・Ｐチャンネルの基板領域１０３．２０３・
・・・・・Ｎチャンネルの基板領域１０４．２０４・・
・・・・Ｐチャンネルのソース又はドレイン １０５．２０５・セ・・・Ｎチャンネルのソース又はド
レイン Ｌ・・・・・・Ｐチャンネルのソース又はドレインから
Ｎチャンネルのソース又はドレインまでの距離 Ｃ・・・・・・従来構造でのマスク上のＰチャンネルと
Ｎチャンネルとの境界 Ｃ′・・・・・・従来構造での熱拡散で拡がった後のＰ
チャンネルとＮチャンネルの境界 ｙＮ・・・本発明の構造の６列での両チャンネルの境界
とＮチャンネルのソース又はドレインとの距離 ｙＰ・・・本発明の構造の一例での両チャンネルの境界
とＰチャ′ンネルのソース又はドレインとの距離。 以 上
体装置の断面図。 第２図（ａ）主尺（ｂ）は従来構造を示す半導体装置の
断面図。 １０１．２ＣＭ・・・・・・半導体基板１０２．２０２
・・・・・・Ｐチャンネルの基板領域１０３．２０３・
・・・・・Ｎチャンネルの基板領域１０４．２０４・・
・・・・Ｐチャンネルのソース又はドレイン １０５．２０５・セ・・・Ｎチャンネルのソース又はド
レイン Ｌ・・・・・・Ｐチャンネルのソース又はドレインから
Ｎチャンネルのソース又はドレインまでの距離 Ｃ・・・・・・従来構造でのマスク上のＰチャンネルと
Ｎチャンネルとの境界 Ｃ′・・・・・・従来構造での熱拡散で拡がった後のＰ
チャンネルとＮチャンネルの境界 ｙＮ・・・本発明の構造の６列での両チャンネルの境界
とＮチャンネルのソース又はドレインとの距離 ｙＰ・・・本発明の構造の一例での両チャンネルの境界
とＰチャ′ンネルのソース又はドレインとの距離。 以 上
Claims (2)
- （１）Ｐチャンネル領域とＮチャンネル領域を有する半
導体装置に於いて、該Ｐチャンネル領域と該Ｎチャンネ
ル領域との境界から前記Ｐチャンネル領域のＰ＾＋拡散
層つまりソースおよびドレインまでの最小距離と前記Ｎ
チャンネル領域のＮ＾＋拡散層つまりソースおよびドレ
インまでの最小距離につき、前記Ｐチャンネル領域およ
び前記Ｎチャンネル領域の表面近傍の不純物濃度のうち
大きい方の該境界からソースおよびドレインまでの最小
距離がもう一方の該最小距離より小さいことを特徴とす
る半導体装置。 - （２）前記、Ｐチャンネル領域および前記Ｎチャンネル
領域が互いに島状に形成されていることからなることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274765A JPS63128659A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274765A JPS63128659A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128659A true JPS63128659A (ja) | 1988-06-01 |
Family
ID=17546263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274765A Pending JPS63128659A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128659A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101891A (ja) * | 1972-03-31 | 1973-12-21 | ||
| JPS54104785A (en) * | 1978-02-03 | 1979-08-17 | Seiko Epson Corp | P-wel and its forming method |
-
1986
- 1986-11-18 JP JP61274765A patent/JPS63128659A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101891A (ja) * | 1972-03-31 | 1973-12-21 | ||
| JPS54104785A (en) * | 1978-02-03 | 1979-08-17 | Seiko Epson Corp | P-wel and its forming method |
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