JPS63129647A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63129647A JPS63129647A JP61276960A JP27696086A JPS63129647A JP S63129647 A JPS63129647 A JP S63129647A JP 61276960 A JP61276960 A JP 61276960A JP 27696086 A JP27696086 A JP 27696086A JP S63129647 A JPS63129647 A JP S63129647A
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- JP
- Japan
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- layer
- wiring
- substrate
- wiring pattern
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- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
Landscapes
- Storage Device Security (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板に素子形成後、基板上、またはその上に形成された
配線上に半導体層を形成し、ここに導電性不純物を導入
して配線パターンを形成することにより、目で見ただけ
では回路が分からない半導体装置を提起し、回路のコピ
ーを防止する。
配線上に半導体層を形成し、ここに導電性不純物を導入
して配線パターンを形成することにより、目で見ただけ
では回路が分からない半導体装置を提起し、回路のコピ
ーを防止する。
本発明は回路のコピーを防止する対策を施した半導体装
置に関する。
置に関する。
半導体装置の高集積化、高密度化により超大規模集積回
路（ＶＬＳＩ）が実現し、メーカ間の競争は激化し、そ
の構成回路は秘密を必要とする部分や、場合が多くなっ
てきた。
路（ＶＬＳＩ）が実現し、メーカ間の競争は激化し、そ
の構成回路は秘密を必要とする部分や、場合が多くなっ
てきた。
従来の集積回路は顕微鏡で配線パターンを観察すること
により、その構成回路が分かってしまうので、何らかの
対策が望まれていた。
により、その構成回路が分かってしまうので、何らかの
対策が望まれていた。
上記問題点の解決は、基板上に被着された半導体層に導
電性不純物を導入して形成した配線パターンを有し、 該配線パターンは下地層と絶Ｉｉ層、またはｐｎ接合に
より電気的に分離されている本発明による半導体装置に
より達成される。
電性不純物を導入して形成した配線パターンを有し、 該配線パターンは下地層と絶Ｉｉ層、またはｐｎ接合に
より電気的に分離されている本発明による半導体装置に
より達成される。
第１図は本発明の半導体装置の構造を説明する斜視図で
ある。
ある。
図において、１！、ｉｐ型珪素（ｐ−５ｉ）基板で、こ
こにｎ型不純物を導入して拡散層配線ＩＳ、ＩＤが形成
されている。
こにｎ型不純物を導入して拡散層配線ＩＳ、ＩＤが形成
されている。
拡散層配線ＩＳ、ＩＤは電界効果トランジスタ（ＦＥＴ
）のソース、ドレイン領域と、これに接続する配線層を
形成している。
）のソース、ドレイン領域と、これに接続する配線層を
形成している。
２はゲート絶縁層で熱酸化により形成された二酸化珪素
（Ｓｉ（ｈ）層である。
（Ｓｉ（ｈ）層である。
３は、例えばｐ型の多結晶珪素（ポリＳｉ） Ｎ〔また
は、炭化珪素（Ｓ ｉＣ）層〕である。ここにｎ型不純
物を導入して形成された配線パターンとして、ゲート電
極３Ｇとこれに接続する拡散層配Ｌｆａ鵠が形成されて
いる。
は、炭化珪素（Ｓ ｉＣ）層〕である。ここにｎ型不純
物を導入して形成された配線パターンとして、ゲート電
極３Ｇとこれに接続する拡散層配Ｌｆａ鵠が形成されて
いる。
説明のために、図ではｐ−Ｓｔ基板１と、５ｉ０２層２
と、ポリＳｉ層３は分離して描かれているが、もちろん
実際には密着して形成されている。
と、ポリＳｉ層３は分離して描かれているが、もちろん
実際には密着して形成されている。
本発明は、半導体層に導電性不純物を導入して形成され
た配線パターンは見ただけではパターンが分からないこ
とを利用したものである。
た配線パターンは見ただけではパターンが分からないこ
とを利用したものである。
この半導体層が半絶縁性の場合はこの層に導入する導電
性不純物はｐ型でも、ｎ型でもよいが、接続しようとす
る下地層が半導体層の場合はこの層の４電型に合わせる
。
性不純物はｐ型でも、ｎ型でもよいが、接続しようとす
る下地層が半導体層の場合はこの層の４電型に合わせる
。
また、この半導体層がｐ （ｎ）型の場合はこの層に導
入する導電性不純物はｎ （ｐ）型にし、配線パターン
をｐｎ接合分離にする。
入する導電性不純物はｎ （ｐ）型にし、配線パターン
をｐｎ接合分離にする。
さらに、この半導体層は下地層と絶縁層を介して電気的
に分離する。場合によっては絶縁層を省略して、配線パ
ターンと下地層とでｐｎ接合を形成して電気的に分離す
ることもできる。
に分離する。場合によっては絶縁層を省略して、配線パ
ターンと下地層とでｐｎ接合を形成して電気的に分離す
ることもできる。
第１図を例にとり、実施例を説明する。
第２図（１）〜（４）は本発明の詳細な説明する平面図
と断面図である。
と断面図である。
第２図（１）、（２）において、■は約ＩＯΩｃｍのｐ
−５ｔ基板で、この上にゲート絶縁層、およびスルー絶
縁層として熱酸化により厚さ５００人のＳｉＯ□層２を
形成する。
−５ｔ基板で、この上にゲート絶縁層、およびスルー絶
縁層として熱酸化により厚さ５００人のＳｉＯ□層２を
形成する。
つぎに、ｎ型不純物として砒素イオン（Ａｓ”）を注入
して深さ３５００人の拡散層配線ＩＳ、ＩＤを形成する
。
して深さ３５００人の拡散層配線ＩＳ、ＩＤを形成する
。
Ａｇ３の注入条件はエネルギ８０ ＫｅＶ 、 ドーズ
量５Ｅ１４ （５Ｘ１０”） ｃｍ−”である。
量５Ｅ１４ （５Ｘ１０”） ｃｍ−”である。
拡散層配線Ｉｓ、 １０はそれぞれＮＥＴのソース、ド
レイン領域と配線層を形成する。
レイン領域と配線層を形成する。
つぎに、拡散層配線ＩＳ、ＩＤの間隔を含むＦＥＴ形成
領域に硼素イオン（Ｂ゛）を注入する。
領域に硼素イオン（Ｂ゛）を注入する。
Ｂ゛の注入条件はエネルギ５０ ＫｅＶ 、ドーズ量５
１Ｅ１２ ｃ＋ｎ−”である。
１Ｅ１２ ｃ＋ｎ−”である。
つぎに、拡散層配線ＩＳ、ＩＤの間隔に位置するＦＥＴ
のチャネル形成領域に燐イオン（Ｐ＋）か、またはＡｓ
＋の注入によりカウンタドープしてしきい値電圧（ｖｔ
ｈ）を調整する。
のチャネル形成領域に燐イオン（Ｐ＋）か、またはＡｓ
＋の注入によりカウンタドープしてしきい値電圧（ｖｔ
ｈ）を調整する。
第２図（３）、（４）ニおいて、化学気相成長（ＣＶＤ
）法により、半導体層として厚さ４０００人のｐ型ポリ
Ｓｉ層３〔または、ｐ型ＳｉＣ層〕を形成する。
）法により、半導体層として厚さ４０００人のｐ型ポリ
Ｓｉ層３〔または、ｐ型ＳｉＣ層〕を形成する。
この層のｐ型化は成長時にドープするか、または成長後
Ｂ゛の注入により行う。
Ｂ゛の注入により行う。
ポリＳｉ層３にｎ型不純物として前と同一条件で＾Ｓ゛
を注入し、配線パターンとして、ゲート電極３Ｇとこれ
に接続する拡散層配線３Ｗを形成する。
を注入し、配線パターンとして、ゲート電極３Ｇとこれ
に接続する拡散層配線３Ｗを形成する。
この後は、通常の工程により層間絶８ｉＮを形成し、下
地層との接続部において層間綿Ｉｉ層にコンタクト孔を
開口し、基板全面にアルミニウム（＾ｌ）層を被着し、
この層をパターニングして配線を形成し、配線を覆って
カバー膜をつけてウェハプロセスを完成する。
地層との接続部において層間綿Ｉｉ層にコンタクト孔を
開口し、基板全面にアルミニウム（＾ｌ）層を被着し、
この層をパターニングして配線を形成し、配線を覆って
カバー膜をつけてウェハプロセスを完成する。
第３図は本発明の他の実施例を説明する平面図である。
図において、基板上にＦＥＴ ４．５．６が形成されて
おり、これらを相互に配線する隠したい回路領域をｐ型
ポリＳｉ層３で形成する。
おり、これらを相互に配線する隠したい回路領域をｐ型
ポリＳｉ層３で形成する。
つぎに、所定の回路に従って、ｐ型ポリＳｉＪＭ３にＰ
ｏか、またはＡｓ＋を注入して拡散層配線部を形成する
。
ｏか、またはＡｓ＋を注入して拡散層配線部を形成する
。
以上詳細に説明したように本発明によれば、顕微鏡で集
積回路の配線パターンを観察することができないため、
その構成回路のコピーを防止できる。
積回路の配線パターンを観察することができないため、
その構成回路のコピーを防止できる。
第１図は本発明の半導体装置の構造を説明する斜視図、
第２図（１）〜（４）は本発明の詳細な説明する平面図
と断面図、 第３図は本発明の他の実施例を説明する平面図である。 図において、 １はｐ−３ｉ基板、 Ｉｓ、 １０はソース、ドレイン領域と拡散層配線、２
はＳｉＯ□層、 ３はポリＳｉ層、または５ｉＣＪｉ、 訃は拡散層配線、 ３Ｇはゲート電極、 ４．５．６はＦＥＴ
と断面図、 第３図は本発明の他の実施例を説明する平面図である。 図において、 １はｐ−３ｉ基板、 Ｉｓ、 １０はソース、ドレイン領域と拡散層配線、２
はＳｉＯ□層、 ３はポリＳｉ層、または５ｉＣＪｉ、 訃は拡散層配線、 ３Ｇはゲート電極、 ４．５．６はＦＥＴ
Claims (1)
- 基板上に被着された半導体層に導電性不純物を導入し
て形成した配線パターンを有し、該配線パターンは下地
層と絶縁層、またはｐｎ接合により電気的に分離されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276960A JPS63129647A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276960A JPS63129647A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129647A true JPS63129647A (ja) | 1988-06-02 |
Family
ID=17576807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276960A Pending JPS63129647A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129647A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
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| US7514755B2 (en) | 2002-12-13 | 2009-04-07 | Hrl Laboratories Llc | Integrated circuit modification using well implants |
-
1986
- 1986-11-20 JP JP61276960A patent/JPS63129647A/ja active Pending
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| US6893916B2 (en) | 2001-06-15 | 2005-05-17 | Hrl Laboratories, Llc | Programmable connector/isolator and double polysilicon layer CMOS process with buried contact using the same |
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