JPH0288979A - スキャン方式論理回路 - Google Patents
スキャン方式論理回路Info
- Publication number
- JPH0288979A JPH0288979A JP63241301A JP24130188A JPH0288979A JP H0288979 A JPH0288979 A JP H0288979A JP 63241301 A JP63241301 A JP 63241301A JP 24130188 A JP24130188 A JP 24130188A JP H0288979 A JPH0288979 A JP H0288979A
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- JP
- Japan
- Prior art keywords
- scan
- terminal
- flip
- logic circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、組み合わせ回路及び順序回路を含んだスキャ
ン方式論理回路に関するものである。
ン方式論理回路に関するものである。
従来の技術
近年、集積回路技術の発達に伴い論理回路は大規模にな
り、また複雑な論理機能が高密度に集積化されるように
なった。反面、論理回路に対する故障テストは非常に困
難で時間がかかるため、故障検査率の高いテストパター
ンをいかに短期間で効率よく作成するか、すなわちテス
ト時間の短縮が重要な課題となっている。
り、また複雑な論理機能が高密度に集積化されるように
なった。反面、論理回路に対する故障テストは非常に困
難で時間がかかるため、故障検査率の高いテストパター
ンをいかに短期間で効率よく作成するか、すなわちテス
ト時間の短縮が重要な課題となっている。
従来、このテスト時の有力な手段にスキャン方式がある
。スキャン方式では順序回路を組み合わせ回路に変換し
て検査することができるため、テスト時間を大幅に短縮
することが可能となる。
。スキャン方式では順序回路を組み合わせ回路に変換し
て検査することができるため、テスト時間を大幅に短縮
することが可能となる。
第３図は従来のスキャン方式を用いた論理回路図である
。■は第１のスキャンブロック、２は第２のスキャンブ
ロック、３は組み合わせ回路、４はスキャンラインを太
い実線で表わしたものである。ＳＦＦ １〜８はスキャ
ンテスト用フリップ７０ツブ、Ｎ／Ｔはスキャンテスト
時と通常動作時の切り換え信号入力端子、ＣＬＫは基本
りａツク信号入力端子である。ＳＩｌ〜２はスキャンデ
ータ入力端子、８０１〜２はスキャンデータ出力端子、
Ｄ１１〜４は通常データ入力端子、ＤＯ１〜４は通常デ
ータ出力端子である。
。■は第１のスキャンブロック、２は第２のスキャンブ
ロック、３は組み合わせ回路、４はスキャンラインを太
い実線で表わしたものである。ＳＦＦ １〜８はスキャ
ンテスト用フリップ７０ツブ、Ｎ／Ｔはスキャンテスト
時と通常動作時の切り換え信号入力端子、ＣＬＫは基本
りａツク信号入力端子である。ＳＩｌ〜２はスキャンデ
ータ入力端子、８０１〜２はスキャンデータ出力端子、
Ｄ１１〜４は通常データ入力端子、ＤＯ１〜４は通常デ
ータ出力端子である。
第４図はスキャンテスト用フリップフ口ップ５ＦＦＩ〜
８の個々の内部回路図である。Ｄは通常動作時のデータ
入力端子、ＤＴはスキャンテスト時のデータ入力端子、
Ｑはデータ出力端子である。Ｎ／Ｔ、ＣＬＫは第３図の
記述と同じである。７は通常１スキヤンモ一ド切換回路
で、入力端子Ｎ／Ｔを通じてコントロール信号端子ＳＥ
Ｌより“Ｈ′が入力された場合は、データ入力端子Ａか
らのデータが選択され、一方、入力端子Ｎ／ＴにＬ′が
入力された場合は、データ入力端子Ｂからのデータが選
択される。８はＤ型フリップ７０ツブである。
８の個々の内部回路図である。Ｄは通常動作時のデータ
入力端子、ＤＴはスキャンテスト時のデータ入力端子、
Ｑはデータ出力端子である。Ｎ／Ｔ、ＣＬＫは第３図の
記述と同じである。７は通常１スキヤンモ一ド切換回路
で、入力端子Ｎ／Ｔを通じてコントロール信号端子ＳＥ
Ｌより“Ｈ′が入力された場合は、データ入力端子Ａか
らのデータが選択され、一方、入力端子Ｎ／ＴにＬ′が
入力された場合は、データ入力端子Ｂからのデータが選
択される。８はＤ型フリップ７０ツブである。
第４図において、入力端子Ｎ／Ｔのスキャンモード切換
信号を“Ｈ′にすると、入力端子ＤＴのスキャンデータ
がＤ型フリップフロップ８の入力信号となり、クロック
入力端子ＣＬＫの基本クロック信号に従ってＱ端子にス
キャンデータが出力される。
信号を“Ｈ′にすると、入力端子ＤＴのスキャンデータ
がＤ型フリップフロップ８の入力信号となり、クロック
入力端子ＣＬＫの基本クロック信号に従ってＱ端子にス
キャンデータが出力される。
第３図では、５ＦＦＩ〜４及び５ＦＦ５〜８の各スキャ
ンテスト用フリップフロップのデータ出力端子Ｑとスキ
ャンデータ入力端子ＤＴを接続して、スキャンライン４
とする。まず、Ｎ／Ｔ端子にハイレベル信号Ｉ Ｈｌを
入力し、ＣＬ Ｋ端子より基本クロックを入力すると、
Ｓｌｌ−２のスキャンデータがスキャンテスト用フリッ
プフロップ５ＦＦＩ及び５ＦＦ５の各データ出力端子Ｑ
に設定される。次の基本クロックを入力すると。
ンテスト用フリップフロップのデータ出力端子Ｑとスキ
ャンデータ入力端子ＤＴを接続して、スキャンライン４
とする。まず、Ｎ／Ｔ端子にハイレベル信号Ｉ Ｈｌを
入力し、ＣＬ Ｋ端子より基本クロックを入力すると、
Ｓｌｌ−２のスキャンデータがスキャンテスト用フリッ
プフロップ５ＦＦＩ及び５ＦＦ５の各データ出力端子Ｑ
に設定される。次の基本クロックを入力すると。
Ｓｌｌ〜２端子から次めスキャンデータが５ＦＦＩ及び
５ＦＦ５に設定され、前のデータは５ＦＦ２及び５ＦＦ
６に設定される。同様にＣＬＫ端子からの基本クロック
を入力するとＳ１１〜２端子のスキャンデータが５ＦＦ
Ｉ〜４及び５ＦＦ５〜８に順番に設定される。この状態
において、Ｎ／Ｔ端子にＬ′を入力し、各フリップフロ
ップをスキャンモードから通常動作に変更する。さらに
Ｄ１１〜４端子より、組み合わせ回路３への入力信号を
設定し、ＣＬ Ｋ端子より１基本タロツクを入力する。
５ＦＦ５に設定され、前のデータは５ＦＦ２及び５ＦＦ
６に設定される。同様にＣＬＫ端子からの基本クロック
を入力するとＳ１１〜２端子のスキャンデータが５ＦＦ
Ｉ〜４及び５ＦＦ５〜８に順番に設定される。この状態
において、Ｎ／Ｔ端子にＬ′を入力し、各フリップフロ
ップをスキャンモードから通常動作に変更する。さらに
Ｄ１１〜４端子より、組み合わせ回路３への入力信号を
設定し、ＣＬ Ｋ端子より１基本タロツクを入力する。
これにより、回路が動作し、動作結果が５ＦＦ１〜８の
フリップフロップ及びＤ０１〜４端子に出力される。
フリップフロップ及びＤ０１〜４端子に出力される。
ここで再びＮ／Ｔ端子より“Ｈ′を入力して各フリップ
フロップをスキャンモードにもどす。さらにＳｌｌ−２
より、前記と同様に、各フリップフロップに設定する新
しいデータを順次入力し、５ＦＦＩ〜８に新しいデータ
を設定する。またこのデータ設定とともにＳｏｌ端子に
は５ＦＦＩ〜４の回路動作後のデータが、ＳＯ２端子に
は５ＦＦ５〜８の回路動作後のデータがデータのシフト
とともに出力される。
フロップをスキャンモードにもどす。さらにＳｌｌ−２
より、前記と同様に、各フリップフロップに設定する新
しいデータを順次入力し、５ＦＦＩ〜８に新しいデータ
を設定する。またこのデータ設定とともにＳｏｌ端子に
は５ＦＦＩ〜４の回路動作後のデータが、ＳＯ２端子に
は５ＦＦ５〜８の回路動作後のデータがデータのシフト
とともに出力される。
このようにスキャン方式論理回路では、スキャンライン
によって回路中のフリップフロップに任意のデータを設
定したり取り出すことができ、同期式順序回路を組み合
わせ回路として取り扱うことが可能である。
によって回路中のフリップフロップに任意のデータを設
定したり取り出すことができ、同期式順序回路を組み合
わせ回路として取り扱うことが可能である。
発明が解決しようとする課題
しかしながら、上記の構成では、スキャンデータ入力端
子は通常入力端子と兼用できるが、スキャンデータ出力
端子は兼用できないため、スキャンラインに対応してス
キャンデータ出力端子が必要となり、全体のビン数が増
加する。
子は通常入力端子と兼用できるが、スキャンデータ出力
端子は兼用できないため、スキャンラインに対応してス
キャンデータ出力端子が必要となり、全体のビン数が増
加する。
本発明は、上記の問題点を解決するもので、スキャンデ
ータ出力端子の本数を増やさずにスキャン方式論理回路
を提供することを目的とする。
ータ出力端子の本数を増やさずにスキャン方式論理回路
を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のスキャン方式論理
回路は、組み合わせ回路の他に同期式順序回路を含む論
理回路において、スキャンアクセス端子を有するフリッ
プフロップ間をシフト方式によりスキャンイン・スキャ
ンアウトを行う構成と、スキャンラインのデータ出力端
子が双方向端子以外の出力端子と兼用する構成を有する
。
回路は、組み合わせ回路の他に同期式順序回路を含む論
理回路において、スキャンアクセス端子を有するフリッ
プフロップ間をシフト方式によりスキャンイン・スキャ
ンアウトを行う構成と、スキャンラインのデータ出力端
子が双方向端子以外の出力端子と兼用する構成を有する
。
作用
上記の構成によって、順序回路を含む論理回路において
、スキャンデータ出力端子の本数を増やさずにスキャン
方式論理回路を構成することができる。
、スキャンデータ出力端子の本数を増やさずにスキャン
方式論理回路を構成することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるスキャン方式論理回
路の回路図を示すものである。ＤＯ３゜ＤＯ４は通常デ
ータ及びスキャンデータ出力端子、５ＦＦ９はスキャン
テスト用フリップフロップである。なお、１は第１のス
キャンブロック、２は第２のスキャンブロック、３は組
み合わせ回路、４はスキャンライン、５ＦＦＩ〜８はス
キャンテスト用フリップ７０ツブであり、また、Ｎ／Ｔ
端子、ＣＬＫ端子、Ｄ１１〜４端子は従来例の構成と同
じである。
路の回路図を示すものである。ＤＯ３゜ＤＯ４は通常デ
ータ及びスキャンデータ出力端子、５ＦＦ９はスキャン
テスト用フリップフロップである。なお、１は第１のス
キャンブロック、２は第２のスキャンブロック、３は組
み合わせ回路、４はスキャンライン、５ＦＦＩ〜８はス
キャンテスト用フリップ７０ツブであり、また、Ｎ／Ｔ
端子、ＣＬＫ端子、Ｄ１１〜４端子は従来例の構成と同
じである。
第１のブロック１では、第３図の従来回路図と同様に５
ＦＦＩ〜４でスキャンラインを構成しているが、フリッ
プフロップの出力が直接外部端子に接続しているスキャ
ン用フリップフロップ５ＦＦ３が存在する場合である。
ＦＦＩ〜４でスキャンラインを構成しているが、フリッ
プフロップの出力が直接外部端子に接続しているスキャ
ン用フリップフロップ５ＦＦ３が存在する場合である。
スキャンラインの最終段に５ＦＦ４のかわりに５ＦＦ３
を配置すると、フリップフロップの出力Ｑが直接外部端
子ＤＯ２に接続しているので、スキャンデータ出力端子
と通常データ出力端子と兼用することができ、従来のよ
うにスキャンデータ出力端子を別に設けな（でよい。こ
のようにすれば、Ｄ０２端子にはスキャンモード時には
スキャンデータ、通常動作時には通常データが出力され
る。
を配置すると、フリップフロップの出力Ｑが直接外部端
子ＤＯ２に接続しているので、スキャンデータ出力端子
と通常データ出力端子と兼用することができ、従来のよ
うにスキャンデータ出力端子を別に設けな（でよい。こ
のようにすれば、Ｄ０２端子にはスキャンモード時には
スキャンデータ、通常動作時には通常データが出力され
る。
第２のブロック２では、第３図の従来図と同様に５ＦＦ
５〜８でスキャンラインを構成しているが、第１のブロ
ック１のようにフリップフロップの出力が直接外部端子
に接続しているスキャン用フリップフロップが存在しな
い場合である。
５〜８でスキャンラインを構成しているが、第１のブロ
ック１のようにフリップフロップの出力が直接外部端子
に接続しているスキャン用フリップフロップが存在しな
い場合である。
第２図に示すように、５ＦＦ８が組み合わせ回路５を介
して通常データ出力端子ＤＯ４に接続しているとすると
、組み合わせ回路最終段ゲート６とＤＯ４端子の間にス
キャン用フリップフロップ５ＦＦ９を挿入し、５ＦＦ８
の出力Ｑと５ＦＦ９のスキャンデータ入力ＤＴとをつな
ぎスキャンラインを生成する。またＮ／Ｔ及びＣＬＫ入
力は５ＦＦ８のそれぞれの対応入力ラインを接続する。
して通常データ出力端子ＤＯ４に接続しているとすると
、組み合わせ回路最終段ゲート６とＤＯ４端子の間にス
キャン用フリップフロップ５ＦＦ９を挿入し、５ＦＦ８
の出力Ｑと５ＦＦ９のスキャンデータ入力ＤＴとをつな
ぎスキャンラインを生成する。またＮ／Ｔ及びＣＬＫ入
力は５ＦＦ８のそれぞれの対応入力ラインを接続する。
全体の図にまとめると第１図のように、５ＦＦ５から５
ＦＦ９でスキャンライン４を構成し、５ＦＦ９の出力が
直接外部端子ＤＯ４に接続しており、第１のブロック１
と同様にＤ○４端子とスキャンデータ出力端子を兼用す
ることができる。
ＦＦ９でスキャンライン４を構成し、５ＦＦ９の出力が
直接外部端子ＤＯ４に接続しており、第１のブロック１
と同様にＤ○４端子とスキャンデータ出力端子を兼用す
ることができる。
ただし、この場合は、フリップフロップが１個挿入され
るので、通常動作時及びスキャンモード時に１基本タロ
ツク遅れてＤＯ４端子よりデータが出力される。
るので、通常動作時及びスキャンモード時に１基本タロ
ツク遅れてＤＯ４端子よりデータが出力される。
発明の効果
本発明は、フリップフロップの出力が直接外部端子に接
続しているフリップフロップをスキャンラインの最終段
に配置することにより、またこのようなフリップフロッ
プがスキャンライン上に存在しない場合は、組み合わせ
回路と出力端子の間にスキャン用フリップフロップを挿
入することにより、スキャンデータ出力端子と通常デー
タ出力端子を兼用することができ、全体のビン数が増加
せずにスキャン方式論理回路を実現するものである。
続しているフリップフロップをスキャンラインの最終段
に配置することにより、またこのようなフリップフロッ
プがスキャンライン上に存在しない場合は、組み合わせ
回路と出力端子の間にスキャン用フリップフロップを挿
入することにより、スキャンデータ出力端子と通常デー
タ出力端子を兼用することができ、全体のビン数が増加
せずにスキャン方式論理回路を実現するものである。
第１図は本発明の一実施例におけるスキャン方式論理回
路図、第２図はフリップフロップ挿入後回路図、第３図
は従来のスキャン方式論理回路図、第４図はスキャン用
フリップフロップＳＦＦの内部回路図である。 １・・・・・・第１のスキャンブロック、２・・・・・
・第２のスキャンブロック、３・・・・・・組み合わせ
回路、４・・・・・・スキャンライン、５・・・・・・
組み合わせ回路、６・・・・・・組み合わせ回路最終段
ゲート、７・・・・・・通常／スキャンモード切換回路
、８・・・・・・Ｄ型フリップフロップ。 代理人の氏名 弁理士 粟野重孝 ほか１名！・・−８
１のスキ！ンラロック ２− 第２のスキマソラロｑり ３−＠ Ｈ合わ亡！ｉ］路 牛−スキャンライン ４−スキャンライン ５−腫与会わ℃回路 ６−ｇ部会わ亡回路量外Ｒケート 第 図 ！＋＋のスキマンラロヴク ｓどのスキヤソラロツク 菖み合Ｉｈで回路 ス千マツライン ７− 通常／スキＶソモード切＃回路 ａ −−−ｏｑフリップフロ・ツブ 弔 図 し−−〜−＋ ＪＦＦ
路図、第２図はフリップフロップ挿入後回路図、第３図
は従来のスキャン方式論理回路図、第４図はスキャン用
フリップフロップＳＦＦの内部回路図である。 １・・・・・・第１のスキャンブロック、２・・・・・
・第２のスキャンブロック、３・・・・・・組み合わせ
回路、４・・・・・・スキャンライン、５・・・・・・
組み合わせ回路、６・・・・・・組み合わせ回路最終段
ゲート、７・・・・・・通常／スキャンモード切換回路
、８・・・・・・Ｄ型フリップフロップ。 代理人の氏名 弁理士 粟野重孝 ほか１名！・・−８
１のスキ！ンラロック ２− 第２のスキマソラロｑり ３−＠ Ｈ合わ亡！ｉ］路 牛−スキャンライン ４−スキャンライン ５−腫与会わ℃回路 ６−ｇ部会わ亡回路量外Ｒケート 第 図 ！＋＋のスキマンラロヴク ｓどのスキヤソラロツク 菖み合Ｉｈで回路 ス千マツライン ７− 通常／スキＶソモード切＃回路 ａ −−−ｏｑフリップフロ・ツブ 弔 図 し−−〜−＋ ＪＦＦ
Claims (1)
- 組み合わせ回路の他に順序回路（フリップフロップなど
）を含む論理回路において、スキャンアクセス端子を有
するフリップフロップ（スキャンテスト用フリップフロ
ップ）間をシフト方式によりスキャンイン・スキャンア
ウトを行なう手段と、スキャンラインのデータ出力端子
が双方向端子以外の出力端子と兼用する構成を有するス
キャン方式論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241301A JPH0288979A (ja) | 1988-09-27 | 1988-09-27 | スキャン方式論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241301A JPH0288979A (ja) | 1988-09-27 | 1988-09-27 | スキャン方式論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0288979A true JPH0288979A (ja) | 1990-03-29 |
Family
ID=17072245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241301A Pending JPH0288979A (ja) | 1988-09-27 | 1988-09-27 | スキャン方式論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0288979A (ja) |
-
1988
- 1988-09-27 JP JP63241301A patent/JPH0288979A/ja active Pending
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